FSM gate_level simulering problem

[ls000rhb]

Jeg skriver et FSM hjelp Verilog. Det fungerer funksjonelt i RTL-nivå, men etter å ha blitt fremstilt ved hjelp DC, den ikke work.WHY? Kanskje det causessuch et problem?

 

[AlexWan]

Hei ls000rhb,

Vennligst detaljert informasjonen.Hva er galt med FSM din?
Kanskje du glemte tilbakestille i FSM din.Kanskje din koding stil FSM er dårlig.

Lykke til

 

[tarkyss]

gate forsinkelsen er en mulig årsak
men du bør beskrive feilrapport i detalj

 

[viv_1005]

Gjorde det syntetisere riktig?sjekk advarslene i rapporten.Som kan hjelpe.Kan du forklare problemet i detalj?

 

[dBUGGER]

Hei,
behavioral simulering ok betyr ikke at det wil arbeid etter syntese alltid.Du legger inn koden, slik at vi kan fortelle feilen årsaken.Takk

Med vennlig hilsen,

 

[odeafeiner]

kontrollere om følsomheten listen er fullført først.

 

[dr_dft]

Lo din RTL å finne noen dårlig kode.Mest syntese verktøy kjøre lo når du leser RTL, så sjekk din advarsel etter.
Kontroller syntese begrensningene er riktige.Ikke legg stor buffer trær for klokker, tilbakestilles, osv. Hvis du gjør det, og hvis gate simuleringen enhet forsinkelse eller har biblioteket forsinkelse, kan du kjøre inn falske race conditions.
En måte å rydde opp i falske race-tilstand er å kjøre din gate nivå med nospecify og notimingcheck.Dette fungerer bare hvis forsinkelser i din gate biblioteket er innebygd i angir blokkene.

Hvis alt annet mislykkes, investere i en formell bekreftelse verktøyet for å finne mismatches mellom HTV og gate.

 

[sarath51]

Sjekk u'R koden for unreachable statene ... sjekk for varsling eller saker hvor enkelte stater aldri kan nås

 

[Realtek]

bruk bølgeform visning verktøy (verdi. ..) debug første
finne problemet er bedre da guess!

 

[funster]

du kan bruke verplex's Lec å feilsøke problemet.

med vennlig hilsenls000rhb skrev:

Jeg skriver et FSM hjelp Verilog. Det fungerer funksjonelt i RTL-nivå, men etter å ha blitt fremstilt ved hjelp DC, den ikke work.WHY? Kanskje det causessuch et problem?