fysiske begrensninger av Gate Størrelse

[lordsathish]

Hi Ppl,
Hvordan skalere ned gate størrelsen på MOS føre strøm ødsling og datasynkronisering problemer?

Takk

 

[jimjim2k]

Hei

Dette er mer enn et enkelt spørsmål.Det er en to-foldet forskning element.

1.Power ødsling skyldes mest skaleringsprosenten
2.Data eller klokke synkronisering

1.
Power = Dynamic Statisk kortslutning
Dynamisk kraft ~ VDD ^ 2
VDD reduseres med skalering
Last tilsvarende Capacitance relatert til MOS interne capacitances på sin teknologi og skala faktor

2.Skalerer påvirker klokke frekvens
Power ~ klokke frekvens
Datasynkronisering ~ skaleringsprosenten

tnx