A
aji_vlsi
Guest
, Bangalore, Jan 5thGratis Seminar om SystemVerilog,
Bangalore, 5 januarcvc.training (at) gmail.com http://www.noveldv.comIEEE 1800, er SystemVerilog en stor utvidelse Verilog-2001, legge betydelig nye funksjoner til Verilog for verifikasjon, design og syntese.Ekstrautstyr varierer fra enkle forbedringer av eksisterende konstruksjoner, tillegg av nye språket konstruerer til inkludering av en komplett Object-Oriented paradigme funksjoner.Det finnes også betydelige forbedringer i brukbarheten av Verilog for RTL design.I dette seminaret vil vi hjelpe deg gjennom de viktigste funksjonene og økosystemet rundt SystemVerilog.
For å delta på dette seminaret, bekrefte registreringen ved å sende en epost til cvc.training (at) gmail.com med emnet som SV-seminar.Ta med følgende opplysninger i e-posten din.
Navn:
Firmanavn:
Offisiell E-ID:
Kontakt nummer:Registreringen er åpen for bekreftelse vår hjelp SystemVerilog public class holdes snart (forsøksvis medio januar 2008).Sted: CVC Office (Ground Floor) (www.noveldv.com/index.php?option=com_contact&Itemid=3)Dato: 5 januar 2008 kl 10:00Agenda: 45 minutter presentasjon på SystemVerilog15 minutter Q & A
Trener Profile
Ajeetha Kumari, Design Bekreftelse Konsulent
Har 8 års erfaring innen Bekreftelse
Medforfatter ledende bøker i Verification domenet.
Presentert papirer, opplæring i ulike konferanser, publikasjoner og avenyer.
Jobbet med alle ledende simulatorer og formell verifikasjon (modell sjekket) verktøy.
Gjennomført seminarer og treninger på PSL, SVA, SV, VMM, E, ABV, CDV og OOP for verifisering
Innehar MSEE fra prestisjetunge IIT, Madras.
Bangalore, 5 januarcvc.training (at) gmail.com http://www.noveldv.comIEEE 1800, er SystemVerilog en stor utvidelse Verilog-2001, legge betydelig nye funksjoner til Verilog for verifikasjon, design og syntese.Ekstrautstyr varierer fra enkle forbedringer av eksisterende konstruksjoner, tillegg av nye språket konstruerer til inkludering av en komplett Object-Oriented paradigme funksjoner.Det finnes også betydelige forbedringer i brukbarheten av Verilog for RTL design.I dette seminaret vil vi hjelpe deg gjennom de viktigste funksjonene og økosystemet rundt SystemVerilog.
For å delta på dette seminaret, bekrefte registreringen ved å sende en epost til cvc.training (at) gmail.com med emnet som SV-seminar.Ta med følgende opplysninger i e-posten din.
Navn:
Firmanavn:
Offisiell E-ID:
Kontakt nummer:Registreringen er åpen for bekreftelse vår hjelp SystemVerilog public class holdes snart (forsøksvis medio januar 2008).Sted: CVC Office (Ground Floor) (www.noveldv.com/index.php?option=com_contact&Itemid=3)Dato: 5 januar 2008 kl 10:00Agenda: 45 minutter presentasjon på SystemVerilog15 minutter Q & A
Trener Profile
Ajeetha Kumari, Design Bekreftelse Konsulent
Har 8 års erfaring innen Bekreftelse
Medforfatter ledende bøker i Verification domenet.
Presentert papirer, opplæring i ulike konferanser, publikasjoner og avenyer.
Jobbet med alle ledende simulatorer og formell verifikasjon (modell sjekket) verktøy.
Gjennomført seminarer og treninger på PSL, SVA, SV, VMM, E, ABV, CDV og OOP for verifisering
Innehar MSEE fra prestisjetunge IIT, Madras.