Håndtering Inout havner i Modelsim

[qasmi]

Jeg utforme en arkitektur som bruker toveis data bussen av en Ram, bruker testbench i Modelsim.Dataene bussen er deklarert som Inout i VHDL.Hvordan "Inout" signaler i VHDL testes og verifiseres?

 

[ukapil]

Akkurat som vanlige signaler.Det bør utvises forsiktighet for å unngå buss påstand.