Høyere hastighet utforming problem

[mpatel]

Hei, jeg brukte til å designe FPGA ved 125-170 MHz. Nå er spørsmålet om jeg oppgraderer designen på høyere frekvens et si 900 Mhz, hva slags krise jeg trenger å håndtere? Hva ville være de kritiske spørsmålene og hvordan kan jeg løse dem?

 

[Yun Lin]

Den PCB for høy hastighet IO er kritisk og også io av FPGA er viktig.

 

[bulx]

Snakker om FPGA brikken selv, dine komplekse kretser (multpltier, store ormer, barrrel Shifters etc) vil ikke møte timing. Du må finne en måte å pipelining dem. På th Ios, kan du ha problemer med å møte innspill tidsberegninger (men kan være din IO er uforandret). Dont vite hvis dagens FPGA pads kan ta inn klokke på 900MHz (igjen din klokke kan være interne) Sterkt, synes det skritt å være virkelig altfor store til å oppnå med bare en re-run. -B

 

[snake_eyes]

Jeg er enig med BULX, hopping fra 100 MHz til 900 MHz er nesten umulig bare ved å re-run gitt det faktum at silisium-teknologien er samme eller nesten samme. Icreasing frekvens til at mye nivået kan kreve re-design og med noen arkitektoniske endringer i design. Oppnå 900MHz på FPGA er ikke en veldig enkel oppgave .. det vil kreve meget forsiktig arkitektoniske utformingen av systemet.

 

[funster]

fordi FPGA er programmerbare forbindelse har veldig lang forsinkelse, så jeg tror du kan ikke bruke FPGA for å oppnå så høy hastighet si 900MHz. Du kan betale oppmerksomhet Plantegning å forbedre over problemet (put relatert logikk nær sammen kan hjelpe). hilsen [quote = mpatel] Hei, pleide jeg å designe FPGA ved 125-170 MHz. Nå er spørsmålet om jeg oppgraderer designen på høyere frekvens et si 900 Mhz, hva slags krise jeg trenger å håndtere? Hva ville være de kritiske spørsmålene og hvordan kan jeg løse dem? [/Quote]