Høyere Threshold Voltage (VT) å slå på en PMOS

J

joyce2002

Guest
Jeg møtte en dårlig PMOS som krever 1.2V (Threshold Voltage) for å slå på i forhold til en god PMOS som bare krever 0.7V (Threshold Voltage) for å slå på, i en av mine feil analyse på en FPGA enhet.

Jeg ønsker å finne ut hva som er det rot årsak som kan føre til at PMOS å slå på ved et høyere Vt.Could det på grunn av lengden på kanalen mellom Drain og kilde?Når lengden på kanalen øker, motstanden øker også, og dermed er mer spenning trengs for å kjøre elektroner fra drain til source?Omsider Vt er høyere for at transistoren å skru på.

 
det er relatert til doping av underlaget BEC kostnader påføres må speiles i orden for kanalen å danne ...

 
Hei,

Kan du forklare nærmere på dette?
Hva mener du med restriksjoner brukt må speiles i orden for en kanal i form?

 
like mye kostnader har å presentere på begge sider av porten silicondioxide for at inversjonslag å bli en kanal ...

 
joyce2002 skrev:

Jeg møtte en dårlig PMOS som krever 1.2V (Threshold Voltage) for å slå på i forhold til en god PMOS som bare krever 0.7V (Threshold Voltage) for å slå på, i en av mine feil analyse på en FPGA enhet.Jeg ønsker å finne ut hva som er det rot årsak som kan føre til at PMOS å slå på ved et høyere Vt.Could det på grunn av lengden på kanalen mellom Drain og kilde?
Når lengden på kanalen øker, motstanden øker også, og dermed er mer spenning trengs for å kjøre elektroner fra drain til source?
Omsider Vt er høyere for at transistoren å skru på.
 
Kanne u forklare i mer informasjon om testingen oppsett og hvordan du fant ut Vt er 1,2?

Ser ut som du er i hovedsak gjør analog design og så noen av funnene dine kan forvirre deg og jeg ønsker å vite mer om test-oppsettet.

FPGA er en smart ting, burde ikke ha **** effekter som du sa, og der gjorde dette transistor finne?Inside en op-amp, komparator eller logikken?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top