haster!

S

sunli567

Guest
Jeg designer en to-stegs opamp.
Etter en er min krets.
Jeg bruker denne ligningen til å beregne DC gevinst, som er 3227 (714db).
gm5 (rds5 / / rds1) gm3 (rds3 / / rds7)
Men simulering resultat gitt av LTspic er 76.4db ca 6606 ganger.
hvorfor er det så stort?men den andre parameteren er nesten det samme som de som er kalkulert.
pls hjelpe meg!
takk!
Beklager, men du må logge inn for å vise dette vedlegget

 
3227 fra hånd calaculation?
6606 fra simulering?

Jeg tror hånden Beregningen er på én-endte opamp og simulering kretser av opamp er forskjellsbehandling.slik at forstørrelsen er dobbel.

 
Formelen du bruker er korrekt.Kanskje du kan legge inn verdiene av gm og RDS.Og BTW, ikke du tror M8 skal diode koblet til?Kontroller at bias av amp er hva du forventer.

 
sutapanaki er rett, M8 skal diode tilkoblet.

for beregning, kan du bruke op data leses fra simulator slik at hånden calc vil være nøyaktig lik simulering

andre, kontrollerer du få simulering skjematisk (ikke tilgjengelig her)

 
Ja, det kretsen ikke er riktig for M8.
Denne testen krets er riktig.<img src="http://images.elektroda.net/80_1242293250_thumb.jpg" border="0" alt=""/> gm5 er 314uA / V
rds4 = rds5 = 480kohm
gm3 = 1648.5uA / V
rds3 = rds7 = 60kohm
DC få bør 71.7db.

Selv om det vil være forskjell mellom virkelig verdi og hånden beregningen, ser det ut til store.Jeg teste utdataene for circui i AC-modellen, har jeg rett?
Jeg teste første trinn DC gevinst.Det er halvparten av 74db.

 
Egentlig trenger vi også RDS av M1.Er du sikker på at RDS av M3 er lik som M7?Også de verdier som du la inn, er de hva simulatoren gav deg eller de du beregnet?

 
Joyes statement er riktig; ligningen du bruker er for differensial gevinst.Men du bruker det som en enkelt endte versjon, derav DC gevinst er dobbelt så differensial gevinst.

 
Ikke sikker på at det du sier er riktig.Ikke glem at de aktive load (nåværende speil) av differensial pair styrker utdataene gjeldende for at scenen skal 2x større enn dagens i hver differensial Transistor alene.

 
Hei, alle.Takk for hjelpen.
Dette designet er basert på 55deg fase margin.Da jeg endre det til 60deg og beregne størrelsen på hver Transistor.Endelig, det fungerer.
Jeg tror noen feil i beregningen forårsake dette skje.
Simuleringen av forbedret design gir samme resultat av hånden regnestykket.

 
Glad for å høre at du fikset det.Selv om den DC vinning bør ikke være avhengig av fase margin.Hvis, selvfølgelig, det verre fase margin er ikke et resultat av noen skru opp med biasing av krets.

 

Welcome to EDABoard.com

Sponsor

Back
Top