hjelp angående blandet design hvor vi har VHDL og Veril

[haneet]

Guyz does any1 vite anythng om blandet koding der både VHDL og Verilog brukes til å utforme ....

Jeg skal bruke, men ikke har noen ide ..

Haneet

 

[vlsi_whiz]

I en blandet design metodikk, hvor du har design eller moduler skrevet i
både VHDL og Verilog,
er første trinn bør du ta er å bestemme hvilke språk
du skal bruke for toppnivåsiden modulen.

For eksempel - Hvis du har tenkt å bruke VHDL for toppnivåsiden moduler kan du bruke Verilog på lavere nivå moduler, dvs. at du kan starte design fra bunnen opp (design lavest modul og deretter fortsetter oppover mot toppen ).

Verilog kan brukes til det laveste (leaf) moduler og for noen andre moduler av
neste hierarkinivåer.Du kan deretter bruke VHDL for toppnivåsiden modul hvor du
instantiate på lavere nivå moduler.Dette ofcourse avhenger av hvilket språk du
er flinke til, og er komfortabel med.Du kan også gjøre det omvendt ...bruk VHDL for
nedre blad moduler og Verilog for toppnivåsiden moduler.

Du må være forsiktig med parameterne & Generics brukes i design og
også hvordan du skal instantiate slik at portene ikke får blandet
opp.

 

[haneet]

thnkx dude!

Jeg har klart bilde ...og im kunne kjøre kode med suksess, men jeg dont forstå whtz bruken av denne typen design