V
vijayanand_ME
Guest
Hei,
Vi har en prosessor som kan støtte SS7 signalering og
Jeg har tatt noen pakker fra prosessoren og følgende er detaljene
Første pakke FF FF 01 03 f.Kr. D4
andre packet FF FF 01 00 27 E6
BC D4 er det CRC -16 feltet i den første pakken og
27 E6 er CRC-16-feltet i den andre pakken.
Fra Prosessor dataarket jeg fant "16-bit CRC-CCITT" brukes for å generere CRC.
Hvis jeg beregne CRC fra nettbaserte verktøy jeg ikke får riktig CRC (sammenlignet med de pakker)
Kan noen hjelpe meg å få denne CRC og jeg implementere dette i FPGA (Verilog eller VHDL)
Calulation trinn er velkommen for enkel forståelse ..
Med hilsen
Vijay
Vi har en prosessor som kan støtte SS7 signalering og
Jeg har tatt noen pakker fra prosessoren og følgende er detaljene
Første pakke FF FF 01 03 f.Kr. D4
andre packet FF FF 01 00 27 E6
BC D4 er det CRC -16 feltet i den første pakken og
27 E6 er CRC-16-feltet i den andre pakken.
Fra Prosessor dataarket jeg fant "16-bit CRC-CCITT" brukes for å generere CRC.
Hvis jeg beregne CRC fra nettbaserte verktøy jeg ikke får riktig CRC (sammenlignet med de pakker)
Kan noen hjelpe meg å få denne CRC og jeg implementere dette i FPGA (Verilog eller VHDL)
Calulation trinn er velkommen for enkel forståelse ..
Med hilsen
Vijay