B
BartlebyScrivener
Guest
Jeg jobber gjennom noen tutorials på National Instruments nettsiden for NI Digital Electronics FPGA bord. [URL = "http://www.ni.com/white-paper/8839/en"] http://www.ni.com/white-paper/8839/en [/URL] Jeg forstår verilog bortsett fra en liten bit i alle moduler der forsinkelse har vært benyttet i over nr. 2 på forskjellige steder, men når jeg syntetisere jeg får følgende feilmelding
Så hva er poenget med å sette forsinkelse i? Hva betyr det egentlig? Takk.
Code:
ADVARSEL: Xst: 916 - "seven_segment.v" linje 36: Forsinkelse er ignorert for syntese.