Hjelp om krystall start time!

S

siboy

Guest
Generly, hvor lenge etter en 10MHz krystall oscillator å pendle?
Og hva med en 40MHz?
Er det riktig for bruk spekter å simulere?Siden jeg bruker en innledende Aktuell (om 500nA) for inductor (i krystall), acturally den OSC mai start av støy gjeldende jeg ikke knnow vær simuleringen start kan være klarert.

 
Vanligvis flere hundre mikroner flere Mili-sekunder.Simuleringen kan ikke konkludere alle reelle forhold, xtals har samme RLC equivelants men ulike mekaniker egenskaper.

 
Takk!
Vanligvis vokser med krystall frekvens, starttiden nedgang,
ikke sant?Er det realistisk å ocillate innen 50us?Jeg vil bestemme tilbakestille tid for digital krets.Etter tilbakestillingen tid, OSC må output rektangel bølge å være digital krets klokke.Så jeg vet ikke om jeg kan stole på spekter's simulering resultat.

 
vanligvis 50us er ikke så pålitelig.Oppstart tid mai varierer veldig mye med oppstart ordningen, xtal mekanikk eller så.Jeg
er ikke kjent med digital integrasjon, hvorfor ikke bare bruke noen synchrous tilbakestilt når du gjør omsorg oppstartstypen tid.

 
50us er ikke sikker!

Jeg tror du bør endre design til noen at oppstarten er ikke brydde seg.

 
Takk!
Så hvordan skal jeg design min digital krets
er timingen i mitt system.Den digitale delen trenger oscillator tilby som clk.De må tilbakestilles etter at strømmen.Betyr det min tilbakestille tiden må lengre enn OSC start tid?

 
as already suggested.

Løsningen er en synkron tilbakestille
som allerede er foreslått.I stedet for å frigjøre synkron tilbakestille den første klokken kant, som vanlig, kan du legge til noen forsinkelser sykluser av en teller.Jeg
er vanligvis bruker denne teknikken (kombinert med en intern POR) for programmerbar logikk hvis ingen ekstern tilbakestilling er tilgjengelig.

 
Takk!Fvm!
Min mening er det samme med deg.Jeg
har allerede utviklet et POR krets som produserer en reset puls (Reset_POR) om 50us.Og jeg vil bruke en teller å telle clk_osc
er posedge og produsere en reset puls (Reset_OSC).
Deretter må du gjøre "OR" drift av to signaler for å få min endelig tilbakestille: Reset = Reset_POR | Reset_OSC.Det er den endelig reset signalet er lengre i det tidligere to reset signaler.
Hvordan tror du om det?Og generelt hvor mange sykluser bør jeg telle?Jeg ønsker å få din mening!Tusen takk!

 
Jeg har bare en liten endring i stedet for eller-ing ytre tilbakestille med forsinkelse generator utgang, ytre tilbakestille nytt forsinkelsen generator.Det ligner på en vanlig synkronisert tilbakestille i dette aspektet: påstått ansychronously, utgitt synchronously.

 
Så du vil si: uansett ytre reset er lang nok, du legger til forsinkelsen til tilbakestille tiden.Ikke sant?

Generelt hvor mange clk sykluser vet du legge til?
Mange takk!

 
Viktig poeng er at jeg vil ha en synkron tilbakestille uansett.Jeg bruker noen sykluser bare, men kan være for enkelte program.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top