Hjelp på Verilog koden!

[yann_sun]

Hei, alle Hvorfor kommandoene i "alltid begynne end" henrettet den gangen null? Følgende er korte koder.

 ... innledende begynne A

 

[ciciw]

A er ikke en klokke signal, så det er nivået utløses, ikke edge utløst.

 

[poluekt]

Ikke-blokkerende tildeling A

 

[yann_sun]

Bruk A = 0 fortsatt ikke å løse problemet. Det er ingen avvik. Noen hint?

 

[dave_59]

Hvis du bruker noen simulator som støtter SystemVerilog, hvis du skriver koden som reg A = 0; initialisering av en er garantert å utføre før alltid eller i de første blokk utføre. Alternativt kan du gjøre det første oppdraget til A = 1, men da ville du ha problemet for @ (posedge A) om det er noen.

 

[tariq786]

Dave velkommen til EDABOARD! Kan du svare på innlegget mitt på http://www.edaboard.com/thread234194.html Thanks

 

[dave_59]

Beklager, det eneste jeg kan gi ut gratis råd: |

 

[tariq786]

Thanks Dave. Der det er vilje, er det en måte.

 

[yann_sun]

som hjelper