Velkommen til EDA-styret! Det internasjonale elektroniske diskusjonsforum: EDA-programvare, kretsløp, skjemaer, bøker, teori, artikler, asic, pld, 8051, DSP, Network, RF, Analog Design, PCB, Service Manuals

Register Log in

Hjelp PLZ! FPGA klokke-skaper en klokke fra inngangen klokken

F

fallingrain_83

Guest
Hei alle Jeg ønsker å Creat en klokke fra inngangen klokke som har mindre frekvens Jeg prøvde dette, men det fungerer ikke modul (CLK, ...) inngang clk; / / koblet til C9 pin av Spartan3 XC3S200 reg [00:25 ] teller; reg CLK2, allways @ (posedge CLK) begynner telle
 
F

FvM

Guest
Hvis du fjerner den andre alltid blokken, design bør i utgangspunktet fungere som en 2 ** 26 klokke skillelinjen.
 
F

fallingrain_83

Guest
men jeg må gjøre s.th i min alltid blokkere hvis jeg fjerner at jeg må chek CLK2 med hvis og jeg har en feil med denne syntaksen: lltid @ (posedge CLK) begynner telle
 
Y

yanzixuan

Guest
men jeg må gjøre s.th i min alltid blokkere hvis jeg fjerner at jeg må chek CLK2 med hvis og jeg har en feil med denne syntaksen: lltid @ (posedge CLK) begynner telle
 
Toggle Sidebar

Part and Inventory Search


Welcome to EDABoard.com

Design Resources

Sponsor

Sponsor

Design Fast

X

Top