Hjelp trenger på Verilog

[PekingBoy]

Hei, fikk jeg en Verilog-fil som følger,

...
case (f4Cnt)
'd0:
begynne
a <= b 1;
f4Cnt <= f4Cnt 1;
slutt
'd1:
begynne
a <= b 1;
f4Cnt <= f4Cnt 1;
slutt
'd2,
'D3,
'D4,
'D5:
begynne
a <= C 1;
f4Cnt <= f4Cnt 1;
slutt
default:
begynne
a <= 'd0;
f4Cnt <= 'd0;
slutt
endcase
...
Spørsmålet er hva driften vil være i staten 'd2,' D3 'D4?

Takk på forhånd.

 

[kungfu007]

case (f4Cnt)
'd0:
begynne
a <= b 1;
f4Cnt <= f4Cnt 1;
slutt
'd1:
begynne
a <= b 1;
f4Cnt <= f4Cnt 1;
slutt
'd2,
'D3,
'D4,
'D5:
begynne
a <= C 1;
f4Cnt <= f4Cnt 1;
slutt
default:
begynne
a <= 'd0;
f4Cnt <= 'd0;
slutt
endcase
...
Spørsmålet er hva driften vil være i staten 'd2,' D3 'D4?

Etter `d1 staten, da staten vil være i staten` d2 -> `d3 ->` d4.

Er jeg svare på spørsmålet ditt?

 

[deepu_s_s]

Hei,

Jeg tror det er ingen operasjon utføres.U er bare å legge til 3 sykluser av forsinkelse

 

[farhantariq]

...
case (f4Cnt)
'd0:
begynne
a <= b 1;
f4Cnt <= f4Cnt 1;
slutt
'd1:
begynne
a <= b 1;
f4Cnt <= f4Cnt 1;
slutt
'd2,
'D3,
'D4,
'D5:
begynne
a <= C 1;
f4Cnt <= f4Cnt 1;
slutt
default:
begynne
a <= 'd0;
f4Cnt <= 'd0;
slutt
endcase
...
Spørsmålet er hva driften vil være i staten 'd2,' D3 'D4?

Være litt mer presis.

For øyeblikket ser det ut som en 3 syklus forsinkelse.Nothing else

 

[icelucent]

Det betyr at staten "d2 'D3' d4 'D5 er den samme staten.

 

[PekingBoy]

icelucent skrev:

Det betyr at staten "d2 'D3' d4 'D5 er den samme staten.

 

[Fvm]

Logikken atferd kan være utvetydig avsluttet fra Verilog språk-spesifikasjonen.

the same state, in so far as they are cycled sequentially, they are just handled by the same case expression.

Den 2-5 er ikke
det samme tilstand, så langt de syklet sekvensielt, blir de bare håndtert av samme sak uttrykket.Dette betyr ikke nødvendigvis mye for syntesen verktøyet, som kan ventes å behandle hvert enkelt tilfelle uavhengig når minimere logikken.

Den unsized 'd2 konstant kan skrives bare 2, forresten.