Hjelp trengs til Pin Avsetning for Xilinx ISE4.2

[Sanjay]

Hei der,

En hjelp er nødvendig i Xilinx ISE 4.2 Software.
Jeg vet at Xilinx automatisk tildeler pinner for enheten arkitektur.
Men vi ønsker å fordele pins manuelt ..

Does noen vite hvor å gjøre det.

Hjelpe ville være verdsatt

Takk

 

[Bartart]

Hei!

Look @ dette innlegget!

http://www.elektroda.pl/eboard/viewtopic.php?t=53904&highlight=ucfBart

 

[M! K]

Det er 2 muligheter:
1.tildele pinnene i begrensningene editor (ikke alltid fungerer)

2.manuelt redigere de begrensninger fil (*. Ucf).Det kan se ut som at:

NET digit_select <0> LOC = P3;
NET digit_select <1> LOC = P5;
NET siffer <1> LOC = P20;
NET tall <0> LOC = P21;

Jeg vil foreslå den siste metoden føre det synes å være noen feil i de begrensninger redaktør ISE 4 ....
Merk: i innlegget bartart henvist til syntaksen er for ISE5.x (med anførselstegn)Mik

 

[KA]

egenskap pin_assign: string;
egenskap pin_assign av Clock_G: signal "30";

 

[Sanjay]

Takk fyrene for svaret på mitt mye trengte hjelp.
Ideen om å redigere User Constraint filen var virkelig en start.

Vel, vi fant ut at Xilinx selv har sin egen software drevet GUI som lar deg spesifisere både pinner og timing contstaints og dette programmet er kjent som Xilinx Constraint Editor.

Bare fant det ut i dag.
Men thnks for tips og hjelp.

Med hilsen

 

[simon2kk]

I ISE 5.1 eller senere, kan du bruke PACE.Det er veldig lett å bruke for pin oppdrag og areal tvang.