HSIM verilog simulering?

[alltid @ smart]

Hei alle,

Jeg har allerede synthesized den verilog RTL, og jeg fikk netlist i verilog format.

Jeg har den tech lib i Transistor og
jeg har prøvd å v2s den netlist å spice (jeg
er ikke så sikker på om jeg konvertere den på riktig måte eller ikke)

Nå kan noen fortelle meg hvor å simulere verilog / spice netlist og verilog testbench i HSIM?(Jeg
har lest HSIM håndbok, virker det som om jeg trenger NCverilog å gjøre co-simulering, men jeg har ikke NC-vlog).Håper noen kan hjelpe.Takk på forhånd.

hilsen,
smart

 

[alltid @ smart]

Hei alle,

En ting til, hva bout de. SDF (standard forsinkelse fil) Hvordan kan jeg legge forsinkelsen info (SDF) og simulere med netlist (verilog / spice) og testbench (verilog)
ved hjelp HSIM?

håper noen som har gjort dette før kan kaste meg noen lys ......

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Forvirret" border="0" />
Takk på advnce.

hilsen,

smart

 

[dumeHCM]

> SDF-filen er opprettet av extraction for eksempel StarRCXT.De kalles postering layout simulering

 

[alltid @ smart]

Jeg har allerede genererte. SDF fil fra PnR verktøyet, vil jeg vite hvordan jeg simulere verilog netlist og verilog testbench og også legge til. SDF bruker HSIM?Er det mulig?

Kan noen fortelle meg?Takk på advnce

hilsen,
smart

 

[HCM_bucat]

P & R være det siste trinnet av design.Når du får den fysiske gjennomføringen av design, du vil kontrollere om parasitic R og C for utformingen påvirke mye på design, bør du kjøre simuleringen på nytt med spdf netlist med hsim eller starsimxt.Dette formatet er svært mye lok som hspice format.

 

[tropper]

VCS og verlog en kan gjøre blandet modus simulering
CAN HSIM gjøre det??

 

[HCM_bucat]

tropper wrote:

VCS og verlog en kan gjøre blandet modus simulering

CAN HSIM gjøre det??

 

[Kermit]

Hsim kan motta en DSPF / SPEF filen som back-merknadsfiler file.You kan lese bruksanvisningen for hsim, I ths manualen, finner du et kapittel til descripe innlegg layout tilbake merknadsfiler.
BTW: I vcsmx og modelsim, blandede signaler tyder verilog og vhdl blandet simulaton, men ikke digitale og analoge blandet signal.
Men synopsys verktøy VCS og nanosim kan fullføre analog / digital signal simulering.
Jeg dont vite i Cadence det samme plattform som synopsys.

 

[moorhuhn]

Det er mulig å simulere stor netlists i HSIM, derfor trenger du ikke trolig gjøre blandet modus simulering.Flyten er:
Oversette dine Verilog netlist til Transistor en.v2s er ok for den
Inkluder bibliotekene i øverste nivå krets.
Eksempel:
. INCLUDE <path_to_your_lib> / scell_lib.spice
. INCLUDE <path_to_your_lib> / your_memory.spice
.
Inkluder DSPF eller SPEF fil (er)
. param HSIMSPF = <path_to_your_dspf> / your_file1.dspf
. param HSIMSPF = <path_to_your_dspf> / your_file2.dspf
(du kan bestemme seg for å splitte dspf om størrelsen overstiger 2GB)
Inkluder stimuli hentes fra Verilog-simulering
Eksempel:
. param HSIMVECTORFILE = <path_to_your_test_vectors> / test.txt

Det er alt.Merk at simuleringen inkludert parasitics krever ganske mye av minnet.
Du bør sannsynligvis bruke 64-bits versjon av HSIM hvis du trenger mer enn
2.2GB RAM.

Den vektorer i tabellform format må reformateres til formatet som kreves av HSIM.Dette er noe beskrevet i håndboken.Det finnes alternativer jeg har brukt.

signal <list av ports>
Radix <spec av groups>
io <input/output def>
maske <input, output andre maske def>
periode
tskip
;
stigningstall
utsettelse
motstand
logichv
logiclv
;
<cycle_number> <your_vector>

 

[seasonyangd]

Du kan se cosim notat i HSIM doc dir.Denne filen beskrevet cosim metoden verilog / spice netlist.

 

[alltid @ smart]

moorhuhn wrote:Inkluder stimuli hentes fra Verilog-simulering

Eksempel:

. param HSIMVECTORFILE = <path_to_your_test_vectors> / test.txt

 

[Kermit]

v2s verktøyet brukes til å konvertere synthesised netlist å krydre modell for simulering
ikke toppen RTL testbech.

du kan bruke $ fdisplay å skrive stimuli vector.such som:

Sitat:;

signal XCVR_SELECT TERM_SELECT opmode [1-0] TX_VALID TX_VALIDH DATA_IN [15-0] VCONTROL_LOADM VCONTROL [3-0] TxBitstuffEnable TxBitstuffEnableH IdPullup ID DpPulldown DmPulldown Tx_Enable_N Tx_DAT Tx_SE0 FsLsSerialMode LS_ENABLE DP DM

Radix 1 1 2 1 1 4444 1 4 1 1 1 1 1 1 1 1 1 1 1 1 1

io iiiii iiii iiiiiiiiiiiiiuu

vih 1.8V

vih 3.3V 0000 0000 0000 0000 0000 0011

vil 0V

vhth 1.2V

vlth 0.5V

skråningen 1000ps

forsinkelse 3000ns

tunit 1ps

2 0 0 0 0 0 xx00 1 x 1 1 zz 0 0 1 1 0 0 0 xx

83200 1 1 0 0 0 xx00 1 x 1 1 zz 0 0 1 1 0 0 0 xx

83304 1 1 0 0 0 0000 1 0 1 1 zz 0 0 1 1 0 0 0 xx