Hva er begrensende faktorer for høyoppløselig CT SD ADC?

[safwatonline]

Jeg lurte på hva som er begrensende faktorer for høyoppløselig CT SD ADC?
dvs. hvorfor jeg ikke kan finne noen 20bit eller flere CT SD ADC

 

[tekno1]

Jeg er ikke ekspert på dette, men svaret på spørsmålet ditt er: Oversampling omformere prøvene inngangssignalet mange ganger så oversampling og snitt resultater med høy oppløsning på slutten.CT SD brukes i RF-frekvenser og oversampling klokke må være for høy for å oversample nok til å få høyere oppløsning.Process avhengige stueklokke fartsgrenser oppløsningen.Også for RF-programmer ofte 6 til 10 bits oppløsning er nok.

Jeg håper dette hjelper.

 

[safwatonline]

Egentlig gjør jeg ikke enig.hvorfor er u begrense bruken av CT ADC til RF frekv.

 

[MikeR]

Jeg tror en grunnleggende begrensende faktor er unideality av komponenter: nøkkel, OPAMP; støy i MOS, CAP, RES, unideality C (V) tegnet kapasitans, kan du få mer enn 20 bit av ensformighet, men ikke lineær.

 

[elbadry]

Det er sammenhengende gang-implementeringer som oppnår 118 dB i DR og brukes i FM-Rx

 

[caosl]

Jeg tror SD adc ikke er hensiktsmessig i lavfrekvente søknad som virkemiddel måling som krever svært høy oppløsning (18bit mer), siden motstanden er termisk støy er ganske stor ved lave klokkefrekvensen.CT sd ADC dominerende søknad er i høy båndbredde kommunikasjon og oversampling forholdet low.Also kan lydbruk CT sd ADC.

 

[elbadry]

Jeg er uenig Casol

I SC, må du ha et svært stort Cap å redusere termisk støy (kT / C).På samme måte i en sammenhengende tid implementering, kan du bruke en stor Cap med mindre motstand for å få det samme målet.

Jeg kunne være galt, men det er det jeg gjette

 

[re007972]

Jeg tror det gjelder på DAC klokke jitter.