Hva er så det med mine testbench koden?

[zpmanr]

prosess (data_en2_to_assemble)
begynne
hvis rising_edge (data_en2_to_assemble) then
vente på 5 * perioden;
DataBuff_empty_flag (3) <= '0 ';
vent på 100 * perioden;
DataBuff_empty_flag (3) <= '1 ';
end if;
end process;

Når jeg bruker Modelsim til SIM, er det alltid en feil.
Jeg vil vite hvordan du løser dette problemet eller hvordan du kan optimalisere denne delen koden.
Takk.

 

[nand_gates]

Sin enkle!
Hvis du bruker vente setningen i prosess så det skal ikke
har følsomhet listen endre ur-koden som følger det vil fungere

Code:

prosessen

begynne

vente til data_en2_to_assemble;

vente på 5 * perioden;

DataBuff_empty_flag (3) <= '0 ';

vent på 100 * perioden;

DataBuff_empty_flag (3) <= '1 ';

end process;

 

[neocool]

Jeg har et spørsmål her om ulike tema, men bruker den samme koden eksempel.
Er det mer effektivt å bruke multiplikasjon her hvis 'perioden' er bare et heltall konstant (dvs. 5 * perioden) eller å oppsummere perioden fem ganger?
Jeg vet at for signaler, multiplikasjon tar ganske mye plass på FPGA, men ikke sikker på hvordan det er i dette tilfellet.
Takk

 

[eziggurat]

Er ikke dette en testbench?Du kan ikke syntetisere vente uttalelser.Hvis ønsker å redusere logikk for multiplikasjon, kan du bruke skift og legg.Se på distribuert aritmetikk.

 

[neocool]

eziggurat skrev:

Er ikke dette en testbench?
Du kan ikke syntetisere vente uttalelser.
Hvis ønsker å redusere logikk for multiplikasjon, kan du bruke skift og legg.
Se på distribuert aritmetikk.

 

[eziggurat]

Merknad er std_logic_arith biblioteket ikke en standardisert bibliotek for VHDL.Sjekk denne tråden i google nyhetsgruppe for eksempel http://groups.google.co.uk/groups?hl=en&lr=&client=firefox-a&threadm=10l641nl9jebu1e% 40corp.supernews.com & rnum = 29 & prev = / grupper% 3Fq% 3Dstd_logic_arith% 26start% 3D20% 26hl% 3Dno% 26lr% 3D% 26client% 3Dfirefox-a% 26selm% 3D10l641nl9jebu1e% 2540corp.supernews.com% 26rnum% 3D29

Du kan alltid se på www.andraka.com på distribuerte aritmetikk.

 

[neocool]

Takk for flott link!

Er det noen andre gode boards på VHDL og digital design?

I forhold til multiplikasjon, var jeg jobber med filter som lagrer resultatene i registrene ..så vanlig syntesen tar mye plass ..Jeg trodde det skyldtes multiplikasjon, men jeg antar det er hovedsakelig på grunn av det.Jeg vil prøve å bruke blokkere ram å redusere arealet.

Hvor mye plass har regelmessige '*' multiplikasjon ta (dvs. bruker numeric_std) sammenliknet med enkelte andre raskt tilgjengelig multiplikasjon algorythms.Også er det en ledig koden for dem?Andraka.com synes å ha bare beskrivelse.

Takk

 

[eziggurat]

Har du prøvd tech-www.informatik.uni-hamburg.de/vhdl / eller www.stefanvhdl.com/.

Prøv å skrive inn i google.

For multiplikasjon jeg ikke egentlig vet behandling, men som vanligvis er avhengig av syntese verktøyet / FPGA og også størrelsen på innganger du bruker.

Jeg er sikker på at du kan finne det ut ved å skrive inn google igjen.Det er også en god bok i mcufileman på DSP med FPGA, men du må søke i Edaboard for det.