Hva og hvorfor er klokke syntese viktig?

[avin11]

Hva er klokken syntese og hvorfor er det nødvendig?

 

[yeewang]

fordi du bruke klokke overalt i design

 

[zeese]

klokken tre påvirker forsinkelse
og forplantning av signal
og klokken signal selv.Følgelig er det påvirke tidspunktet
av krets.Hvis timingen er feil, den kretsen vil definitivt
ikke fungerer.

 

[flypig]

fordi designen er i RTL, og klokken kan ikke unngå å designen.

 

[Shoaib]

å koordinere ulike komponenter i kretsen, og at de kan kommuniseres ordentlig med hverandre

 

[eda_wiz]

zeese wrote:

klokken tre påvirker forsinkelse og forplantning av signal

og klokken signal selv.
Følgelig er det påvirke tidspunktet

av krets.
Hvis timingen er feil, den kretsen vil definitivt

ikke fungerer.

 

[farmerwang]

For synkron design, har vi til grunn at hver FF er clocked samtidig.Men når du går til reelle Gates, dette er ikke sant.Må du stole på CTS å kontrollere skew innenfor tillatte området, bruk STA å verifisere det.

 

[arpan_sen]

På samme linje, vil jeg vite om vi har
noen i gruppen som kan lede oss til noen kjente
algoritmer for klokken tre routing?Jeg hører at
Steiner treet algoritmer er svært populære.
Takk på forhånd.

 

[snaityma]

I RTL nivå simulering, er det best klokken betyr null skew,
Men etter ruting, routing banen & fan-out lasting som forårsaker clock skew.
Da klokken skew over timingen spec.det vil føre til funksjon galt!
I mange APR verktøy, har de klokke syntese verktøyet.Det
er nyttig!<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Overrasket" border="0" />

 

[trofim]

Nå er alle leverandører CAD har egen APR verktøy
Mentor - Teraplace
Cadence - SESI eller støter
Synopsys - Astro

 

[sandusty]

Hei, arpan_sen:

De prøver å balansere lengde i tidlig algoritmer, for eksempel H-Tree

Steiner treet forsøkt å balansere belastningen (wire Beregnigner og skriving gate laste).For å finne steiner punkt har forskjellige algoritme.Du kan bruke N-måter partisjonering / gruppering å få poeng.

Noen ganger kan personer som brukte klokke maske (!!!!) å redusere skew (men brente strøm)

For mer informasjon, kan du sjekke DAC fortsetter på slutten av 90-tallet.Det er tonnevis av de relaterte algoritmer.
Sist endret av sandusty
21. april 2004 11:16, endret 1 gang totalt

 

[sandusty]

Klokke skew er ikke bare på grunn av belastningen.

Siden temperaturen, VDD påvirker klokken buffer hastighet (fra exp. Det er mer enn 30 graders forskjell på et operativsystem dø), klokke gen / CTS kunne forårsaket flere problemer.(Stedet har flere aktiviteter, normalt
er det stedet for hot spot og lavere VDD).

Men nei verktøyet kan ta seg over dynamiske problem ennå.

 

[faisalali]

Mens synkron design, vi designe kretser med forutsetningen om at alle synkron komponenter bruker samme klokke er clocked i samme øyeblikk.Men når disse design er synthesised dette er faktisk ikke tilfellet hvis skikkelig omsorg har ikke blitt tatt under CTS.Dette spesielt viktig i design hvor pipelining er gjennomført.H-treet syntese er en de vanligste eksempel.