L
luxboy
Guest
Den netlist er i Verilog.Det synes den er fremstilt, og hele setningen er "tildele" syntaks, men ikke gate nivå.Så det kan syntetiseres igjen base på annen teknologi lib.Det er ikke RTL stil Verilog men mer som en netlist.
Alle vet hva dette formatet?Og hvordan få til dette?
Alle vet hva dette formatet?Og hvordan få til dette?