Hva VHDL tilsvarer Verilog "Første" blokk

[andy1]

I Verilog, bruker du "Første" blokk for å initialisere verdier.Hva ville være VHDL tilsvarende?Hvordan initialisere du verdiene på gang i VHDL?

 

[nand_gates]

I VHDL bruker vi behandle uttalelsen på følgende måte for å etterligne Verilog Første blokk!

Code:

prosessen

begynne

signal_a <= '0 ';

signal_b <= "000000";

.........

.........

.........

wait;

end process;

 

[masai_mara]

Mens over er en god løsning, kan du også bruke den nå constructinside en prosess som:
if (nå <1ps) så
---
--
end if

 

[Jitendra]

Hei,
Det er 2-3 måter å oppnå lignende resultater:
1.
Process uttalelse uten følsomhet liste og en vente (bare vent, ikke vente på / på osv.) uttalelse som siste setning i prosessen.
Process statement vil utføre en gang og vil bli suspendert på vent uttalelse.Derfor venter uttalelse bør være den siste setningen i prosessen.

2.Gi opprinnelige verdier signaler mens erklæring.I eksempelet nedenfor signal flag_sig blir initialisert til '0 '.

SIGNAL flag_sig: STD_LOGIC: = '0 ';

Problemet med denne metoden er at opprinnelige verdiene er generelt ikke støttes av syntese verktøy, slik utforming atferd i selve maskinvaren kan ikke samsvarer med simulering resultater.

3.Dette er den beste måten å nå målet.Du kan si nesten alle andre enheter som krever Power-On Reset.Som tilbakestilling bør være der i design, kan du angi nullstille verdier for alle signaler i design.På oppstart bør nullstille brukes på brikken som følge opprinnelige verdier er tilordnet den tilsvarende signaler.

Hilsen,
Jitendra

 

[mhmhmh]

Hei andy1
"

Ta en titt på programmet notat fra Xilinx: "Skrive Effektiv Testbenches"

http://www.xilinx.com/bvdocs/appnotes/xapp199.pdf

I denne doc kan du finne informasjon om forskjeller i Verilog og VHDL manglende skriftlig testbenches.Alle eksemplene er i Verilog and VHDL.Dette skal hjelpe deg å forstå VHDL testbenches svært raskt.

Skål

 

[sarath51]

En prosess blokk med en vente uttalelse til slutt er den beste erstatningen for inital blokk

 

[smith_kang]

hei
du kan etterligne Første blokk i VHDL av Prosessen (uten følsomhet liste), ved å gi Startverdi til signalet i erklæring av signal og med vente uttalelse.