Hvilken stat maskin editor bruker du?

[skyglider]

Jeg utvikler for Xilinx spartansk II og spørsmålet er, som state-diagram-verktøyet til å bruke (som pakken):

1.Ise
2.Aktiv HDL
3.Visual Elite
4.Mentor

 

[gnomix]

Personlig i mange år arbeidet aldri jeg har brukt grafisk verktøy for å descrive et design.
Jeg tror at ingen grafiske verktøyet kan nå menneskelige ingeniør ytelse, men dette er bare min mening.

 

[it_boy]

Xilinx sier at vi kan oppnå bedre resultat ved å bruke StateCAD som følger med Ise, men også dont bruke state-diagram redskap i vårt selskap, utvikler vi den manuelt

 

[skyglider]

Jeg er enig i, men slike verktøy kan brukes til å generere skjelett av VHDL-fil og deretter legge til funksjoner du bruker hånden koding.Som jeg ikke opplevd VHDL brukeren ...Jeg tror dette er en god måte å starte.

 

[lollobrigido]

Jeg er enig!
Når jeg
har til å utvikle diskrete logikken jeg bruke min hånd ... og kanskje i mange tilfelle med vhdl.

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rullende Øyne" border="0" />hilsen
Lollo

 

[maestor]

Jeg personlig tror det er bedre å tegne din FSM i et stykke papir eller elektronisk ved hjelp av Visio eller noe enkel.
Hvis du gjør jobben ordentlig

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rullende Øyne" border="0" />

og dekke alle tilfeller, og har god testbench trene alle innganger og stater er du greit og da kan du bruke Synpl! fy FSM Utvinning å sammenligne den utpakkede FSM (fint grafisk grensesnitt) med et stykke papir, og se om du synthesized netlist samsvarer med dine spesifikasjoner.

-Maestor

 

[Elvis]

Hvert prosjekt må ha høy design.
Det
er måten å bruke slike verktøy er spørsmål om god praksis.
Jeg ting som ment * R verktøyene er fint.

Elvis

 

[arena_yang]

Jeg hadde brukt StateCAD5.1 å gjennomføre en spesiell sekvens detection.I tror at noen nevnt tidligere har vi bare kan bruke kildekoder genereres for å få en sketelon.

Selvfølgelig, de er nyttige, men ikke nyttig! Min egen mening!

 

[slange]

Jeg er enig whit gnomix
Jeg jobber whit vhdl og vet at det
er mye kraftigere enn noen annen grafisk grensesnitt

hilsen

 

[mart242]

Der jeg brukte til å arbeide, de to andre FPGA designere (vel, de kalte seg selv slik, men det
er en annen historie ...

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />

) Brukes Renoir for alle sine statlige maskiner og FPGA design.

Jeg har alltid nektet å bruke disse verktøyene fordi jeg tror at når du vet hva du gjør,
er VHDL eller Verilog koden du skriver er bedre enn disse verktøyene og ofte kan du gjøre det på kortere tid.Også, ved å skrive din egen kode, er du ikke bundet til et bestemt verktøy leverandører.

 

[zape]

Hvis du ikke er erfaren bruker vhdl alle slags grafiske verktøyene kan hjelpe deg å se strukturen av koden og forhold med grafisk tegning, men når du har denne kunnskapen vil jeg glemmer eksistensen av at verktøyet.Bare tenk på manteinance, optimalisering, kommentarer ...

 

[vvsvv]

StateCad!

 

[Black Jack]

For FSM koding du må kjenne til grunnleggende
stats-maskiner (melete, Moore, fsm koding -
binær, grå, en varm fnd etc.)

og bare manuell koding

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Forvirret" border="0" />

 

[Git]

Notisblokk

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />Git

 

[jelydonut]

kopi con fsm.v

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />jelydonut

 

[yerics]

Jeg har bruk mentor FPGA-Advatage å designe FSM,
Det gir FSM animasjon funksjon når simulering av modelsim

men jeg tror det er ikke så mye hjelp og foretrekker skrive FSM ved manuell koding.

Synplify også kan pakke FSM fra design og optimalisere dem (som de sa)