Hvor å generere en pi / 4 fase forsinkelse?

[hbsustc]

Hei, alle sammen.Jeg har en gammel Atera FPGA, det er ikke noen PLL på den.Nå har jeg en referanse klokke om 10MHz, problemet er hvordan du genererer en annen referanse klokke som fase fører det tidligere med 45 grader, eller etterslep tidligere med 45 grader?Det synes jeg må bruke koden for å realisere den.På forhånd takk!

 

[Fvm]

Jeg ser to alternativer, så sant du ikke har flere klokker.
1.Generere en om lag 12,5 ns forsinkelse av en logikk-celle forsinkelse linje.
2.Design en ring oscillator stueklokke en digital forsinkelse krets.

I begge tilfeller er syntese egenskaper kreves for å hindre at HDL verktøyet fjerner forsinke logikk celler.Den aktuelle verktøyet manualer fortelle, hvordan.

 

[hbsustc]

Takk for forslag, fvm, er jeg redd for ytelsen vil bli forverret av følgende punkter:
1.For Logic-cellen forsinkelse linje, er dens forsinkelsen ikke nøyaktig, vil den bli påvirket av strømforsyning og temperatur.
2.Den 3-etapper ring oscillator realiseres i FPGA synes ikke gjennomførbart, er det litt ustabil for en langsiktig utnyttelse.

I ettermiddag, jeg prøvde å bruke følgende måte å realisere pi / 4 lead eller lag fase forsinkelse:

1.Bruk en 10MHz * 8 = 80MHz klokke for å utløse en Gray-kode counter (Jeg prøvde å bruke Binary telleren først, men glitch suger)
2.The output of Gray kode telleren vil være 1, 3, 2, 6, 7, 5, 4, 0 jevne mellomrom, så skriver noe å gjøre modulen genererer en puls når output = 1 eller output = 7.(Genererer andre 2 pulser når output = 3 eller 5 og output = 2 eller 4)
3.Bruk pulsene å utløse en frekvens devider.

Så det genererer tre klokke signaler hvis fasen pi / 4 bly, 0, pi / 4 lag.

 

[Fvm]

Ja, en ekstra klokke ville tillate en mer presis løsning.Men det er en forsinkelse variasjon / usikkerhet i en periode med høy frekvens klokke, hvis begge klokkene er relatert.Det ville ha en mye høyere frekvens multiplisere å redusere usikkerheten til et akseptabelt beløp.En forsinkelse linje kan oppnå en høyere fase accuray enn en uavhengig auxilary klokke som mindre anstrengelse.

 

[hbsustc]

Ja, du har rett.Real time forsinket LE buffere kan ikke fikk fra timing simulering, normalt er det mindre enn den simulerte verdien.Så jeg trenger å programmere brikken og måle den.Takk!