hvor å kvantifisere MOS bytte S / H lineære slo feil for ADC?

[qslazio]

Anta at CMOS-bryteren motstanden og prøvetaking kondensatoren er konstant og bilkjøring spenningskilden er ideelt.Og denne S / H er beregnet for ADC.

Så den eneste feilen kilde for CMOS switch sample-hold krets er lineær settling (la oss bare glemme ansvaret injeksjon eller feedthrough).

Så lenge ovennevnte vilkår er oppfylt, lineære bosetting bare skalerer inn litt av (1-exp (-ts/tau)) "= 1 tau / (Ron × Csamp).Og det vil ikke innføre forvrengning eller øke støynivået.Det eneste skalerer signalet får litt.

Mitt spørsmål er hvordan dette er lineær settling feilen i slekt med S / H eller ADC's ENOB eller Resolution.Som vi vet ADC's ENOB er beslektet med SNR som kan bestemmes av FFT analyse.

Men når vi gjør det samplet spenning's FFT med lineære settling feil.Det virker som det ikke vil påvirke resultatet av SNR mye fordi ingen ekstra støy / forvrengning er lagt og det bare skalerer inn litt.

Jeg spør dette fordi nå er jeg optimalisere en cmos prøvetaking bryter for sigma-delta ADC med FFT analyse.Fordi jeg ønsker å redusere kostnader injeksjon indeced forvrengning.Jeg må redusere bytte størrelse.Jeg vil gjerne vite hvor lite kan jeg gå for sikkerhet.

Noen behage hjelpe meg!
Mange takk.

 

[gingerjiang]

for utførelsen av ADC ikke bli forringet, S / H krets må avgjøre til hele oppløsningen på ADC, så slo feil exp (-ts/tau) bør være mindre enn LSB / 2 av ADC
å redusere kostnader injeksjon effekt, bare redusere bryteren størrelsen er ikke nok.for å redusere denne effekten, bruk fulle differensial arkitektur og nederste planet prøvetaking teknikk.
Sett bryteren størrelse for å sikre prøvetaking feil av prøvetaking fase i hele oppløsning.
lykke til

 

[qslazio]

takk for svar.
intuitivt Jeg er enig med deg at S / H bør bosette seg innenfor ADC oppløsning.
Men jeg bare anta lineær slo feil bare skalerer inngangen uten å legge til støy, er det sant?Hvis dette er riktig, vil SNR bare slippe med 20 * log (0,99) ≈ 0.0873dB (antar 1% lineær settling feil), skal feilen være ubetydelige.

 

[gingerjiang]

vel, nå tror jeg du mener er rimelig i S / H krets minst
skalering inngangen bare reduserer signalet swing, dvs. dynamisk område, er denne effekten neglisjerbar
vente på annen oppfatning

 

[qslazio]

Er der noen kan hjelpe meg?Vennligst gi din kommentar.
Takk igjen!

 

[maxwellequ]

Kjære qslazio,

Hva du sier er sant hvis prøvetaking kondensatorer slippes ut i lasterommet fase av S / H, som er mest sannsynlig saken din (hvis den forrige samplede verdien forble lagret i kondensatorer så du ville ha et lavpassfilter karakteristisk, men likevel ingen forvrengning).

Problemet er at de effekter som du ønsker å ignorere (ikke-lineære bryter motstand, ikke-lineære parasittiske capacitances på bryteren transistorer som også må belastes) vil forandre dette "få feil" til ikke-linearitet ....Så, på slutten, er det best å garantere en "komplett" settling (dvs. ubetydelig forskjell mellom reell og ideell samplet verdi).

Hilsen.

PS: Hvis du for eksempel anta at bosetting av S / H forsterker er lineær da du ikke ville ha for å sikre en "komplett settling" fordi, igjen, ville du bare ha en gevinst feil.Problemet er å sørge for at forsterkeren har en lineær settling .....

 

[Btrend]

qslazio skrev:

takk for svar.

Men jeg bare anta lineær slo feil bare skalerer inngangen uten å legge til støy, er det sant?
Hvis dette er riktig, vil SNR bare slippe med 20 * log (0,99) ≈ 0.0873dB (antar 1% lineær settling feil), skal feilen være ubetydelige.