Er det et verktøy som konverterer ABEL eller AHDL design å Verilog eller VHDL format
Dette er inkludert som et verktøy i Xilinx og kan
finnes på% Xilinx% / bin / NT / xport.exe.
Det må kjøres via et DOS vindu.
Men forventer utdataene som en VHDL netlist.Det er ingenting du kan forstå.Hvis du tenkt den til bare for å syntetisere den og teste den uten egentlig å se på VHDL generert, kanskje ksporter er for deg.Jeg har brukt det for enkelte eldre design utført i Abel, og det ville bare feil på noen Abel filer.så jeg måtte gjøre noen endringer manuelt.
Hvis det ikke er for stort for en design, kan det være verdt det å bare konvertere fra ABEL til VHDL for hånd.Du vil få en ren design til å starte med, og du kan kjøre test vektorer til verfiy designet.
Aldri prøvd å konvertere AHDL til VHDL.cant kommentere det.
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.