hvordan å designe en klokke multiplikator i Verilog

[ikru26]

kan noen gi noen detaljer / omriss av å designe en klokke multiplikator i Verilog.

 

[mkenobi]

VHDL-koden er tilgjengelig

http://www.eda.org/fmf/fmf_public_models/clock/cdc5801.vhd

 

[djalli]

Lekser?

 

[omid219]

Har du den tilsvarer koden i Verilog?

 

[djalli]

bruke en oversetter programvare

 

[eda_wiz]

En synthesisable clock multiplier skrånende bli implementert i Verilog.godt i faktisk finnes CKT du kan bruke en 2 i / p xor gate med en inngang forsinket halvparten (ved å legge delay buffere) for en x2 klokke multiplikator

Jeg lurer på om du tenkte på klokke skillevegger ?????

 

[bloodemon]

fint innlegg av mkenobidummy postadvarsel # 1eirp