Hvordan design lav Quiescent gjeldende LDO

J

jutek

Guest
Hallo!

Jeg trenger litt informasjon om lav Quiescent gjeldende LDO regulator.

Hva bør jeg starte fra og hva topologi av OPAMP og pass enheten skal sikre lavt energitap.Hvilke andre kretser trenger jeg mer?Jeg trenger også høyt PSRR og rask respons.Referanse spenning kommer fra utenfor krets.

Hilsen

 
Jeg hadde ikke design det før, men utgangstrinnet er en PMOS.Trikset er mulig å justere bias gjeldende for alle stadier proporsjonal med utgangsstrøm.Så forskriften fart bremser ned med svakstrøm, men den samlede nåværende effektivitet kunne gjøres høyt over en høy aktuelle området.

 
rfsystem skrev:

Jeg hadde ikke design det før, men utgangstrinnet er en PMOS
 
Jeg hadde ikke en skjematisk oppføring nå.Jeg vurderer å splitte PMOS LDO driveren til hoved avløp utgang og en annen liten pilot dagens produksjon.Gate og kilde er like.Gjør Shure at avløp spenning er lik LDO utgang.Bruk en Kaskode og kjøre inngangen til den Kaskode slik at sluk er like.Denne piloten nåværende kunne brukes til å kjøre speil og diffstages av regulator.Så en slags tilpasningsdyktige fart regulator.Den nåværende brukes i speilet definerer hastigheten på regulatoren.

Håper det hjelper u. skjematisk!

 
lav Quiescent gjeldende LDO regulator
hvordan svakstrøm?1UA eller 0.1ua?

vi kan designhjelper OPA eller bandgap arbeid <10ua ..hvis du vil la deg LDO arbeid på <1UA, kanskje bandgap ha noe problem.for små nåværende og VBG holde 1.2V du trenger stor "motstand" i brikken.

 
andy2000a skrev:

lav Quiescent gjeldende LDO regulator

hvordan svakstrøm?
1UA eller 0.1ua?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top