Hvordan designe denne kretsen?

[Shaq]

Hei alle sammen,

Mitt spørsmål er oppført i følgende figur.

ω er gate forsinkelse av tre vekselrettere.

Kan noen fortelle meg hvordan å implementere det å oppnå utgang?
Beklager, men du må logge inn for å vise dette vedlegget

 

[Davood Amerion]

se nedenfor, kan det være nyttig http://www.edaboard.com/viewtopic.php?t=137386&highlight =

 

[Shaq]

Kjære Davood Amerion,

Takk for hjelpen!

Nå er min idé at CLK kobles til 3 vekselrettere og utgangssignalet jeg kalte det "Forsinkelse clk".

Til slutt, er resultatet av CLK xor Delay clk utgang.

Er det noen som har noen forslag?

 

[Artem]

chip er 4 2NAND logikk

Sorry for stygge skriver jeg bare slettet ORCAD for feilfri installere
Beklager, men du må logge inn for å vise dette vedlegget

 

[Shaq]

Artem skrev:

chip er 4 2NAND logikkSorry for stygge skriver jeg bare slettet ORCAD for feilfri installere

 

[Artem]

andre og første er koblet sammen til inverter - det er min skyld.