Hvordan designe en klokke divider med små ressurser?

[menagarani_n]

vennligst fortelle meg hvordan å designe en klokke divider med mindre antall ressurser

 

[sree205]

enkleste klokke divider er annonsen flip flop. realistisk sett, det avhenger av perioden og dutycycle u ønsker for din utgang klokke.

 

[sumit_techkgp]

Kan u plz fortelle meg hva som er den divisjonen forholdet ur ute etter og hva er driftssyklus kravet. Sumit

 

[quan228228]

klokken divider design har to viktige spørsmålet. En er driftssyklus. Den andre er ikke glitch. Den vedlagte sitter stramt papir om klokke divider.

 

[bis_]

Det er ingen enkel svar på det spørsmålet. Base metode er basert på serien av d-floppen er aech for å dele med faktor to. Det er den verste metoden, men noen ganger er nyttig (treg klokke eller i CPLD s) Hvis du trenger fint å dele med presis plikt faktor du kan bruke digital klokke leder blokk som inngår i mange typer av FPGA (men ikke alle faktorer er mulig) I noen Xlilinx FPGA hver LUT kan brukes som skift registre. Riktig initialisering av skiftet register som syklisk registrere deg med riktige startverdier for hver bit gjør noen interessante klokke divider med mange mulige splitt og plikt faktorer (og det tar bare en LUT per opp å dividere med 16 faktor). Dette skiftet registre kan kobles sammen til større divide faktorer. bis

 

[choonlle]

hvor rask er din krets wanna å bli? hva er produksjon av klokke divider?

 

[quan228228]

Beklager, filen kommer.

 

[babaship]

tahnks

 

[menagarani_n]

takk ..

 

[Tan]

Bare bruk en disk og intern klokke signal.if telleren har nådd maks verdien gjør det null og invertere signalet klokken. endelig gi den interne sgnal klokke til utgang klokke.