hvordan du bruker set_fix_multiple_port_nets?

[iamczx]

første jeg leste i design og kobling, og deretter angir jeg current_design toppen (toppen er det øverste nivået design).
.....
curret_design toppen
foreach_in_collection design [get_designs "*"] (
current_design $ design
set_fix_multiple_port_nets-alle-buffer_constants
)
kompilere
wrtie-f verilog-o. / verilog / top.vo-hier $ current_design

og følgende Waring kom ut:
Advarsel: Net (e) av typen "tri" er skrevet ut.(VO-3)
Advarsel: Verilog 'tildele eller tran' uttalelser er skrevet ut.(VO-4)
Advarsel: Changed wire navn io til io_wire i modul toppen.(VO-2)
1

Det synes den "set_fix_multiple_port_nets" kommandoen ikke effact overhodet.
Hva er mulig årsak?
Takk på forhånd

 

[rogger123]

Hei,
må du kontrollere at du ikke har noen "ikke røre"-attributt i en av portene.Har du ikke berøres attributter deretter DC / PC vil ikke legge til buffere og vil skrive ut tildele statments i netlist.

sørg for at du sjekke netlist og se hvilken port du tilordner statement er skrevet ut.så sjekk om du har en don, t touch på denne porten.
"mest sannsynlig klokker"

thakns
rogger

 

[spauls]

bruke denne "set_fix_multiple_port_nets-alle-buffer_constants-feedthroughs"
i stedet for hva du bruker.

 

[iamczx]

hi spauls i dc mann siden, står det at:

-alle Setter lik-feedthroughs
-utganger-konstantene.Merk at logikk
konstantene er duplisert, ikke bufrede.
Slik buffer logikk konstantene, bruk
-buffer_constants alternativet med alle
alternativet.

Så jeg tror-alle-buffer_constants er enouth.

Og nå har jeg et nytt spørsmål:
et signal:
wire [7:0] a;
i design,
er litt av en alltid:
a [0] = a [4]
a [1] = a [5]
a [2] = a [6]
a [3] = a [7]
så DC skriver tildele.

 

[Jugantor]

kan du fortelle meg hva meningen gjør advarsel bære?
og hva er årsaken?

Jeg har et verilog kode som fungerer fint i modelsim, men når jeg får den etter-syntese netlist det
ikke fungerer lenger i modelsim.kan dette være årsaken til dette problemet?

Takk.
- Jug