hvordan du bruker ventetiden uttalelse for minne i Verilog

[Mkanimozhi]

hei til alle her i de nedenfor nevnte koden Jeg får feil på ventetiden Sout , Sout er min hukommelse, hvordan du bruker meory på lur uttalelse i Verilog, er jeg ikke får noen feil i VHDL. fortell meg løsningen snart. reg [05:00] Sout [02:00]; alltid begynne vente Sout for (y = 1; y

 

[aji_vlsi]

[Quote = Mkanimozhi] hei til alle her i de nedenfor nevnte koden Jeg får feil på ventetiden Sout , er Sout min hukommelse, hvordan du bruker meory på lur uttalelse i Verilog, jeg ikke får eventuelle feil i vhdl.tell meg løsningen snart. reg [05:00] Sout [02:00]; alltid begynne vente Sout for (y = 1; y