hvordan du skal forbedre følgende timing?

C

Crisp

Guest
det er en timing rapport ved Synopsys primetime.
************************************************** ***********
Startpunkt: xt_aclk (clock source 'xt_aclk')
Endpoint: ad_a_ad (utgang overklokket av xt_aclk)
Path Group: xt_aclk
Path Type: max

Point Incr Path
-------------------------------------------------- -------------
Klokken xt_aclk (høst kanten) 7,50 7,50
xt_aclk (i) 0,00 7,50 f
admx / xt_aclk (ad_mux) 0,00 7,50 f
admx/U1/z (mx21d3) 0,41 7,91 r
admx / ad_a_ad (ad_mux) 0,00 7,91 r
ad_a_ad (ut) 0,00 7,91 r
data ankomsttid 7,91

Klokken xt_aclk (økning kanten) 15,00 15,00
Klokken nettverk forsinkelse (ideell) 0,00 15,00
output eksterne forsinkelse -11,00 4,00
data som kreves tid 4,00
-------------------------------------------------- -------------
data som kreves tid 4,00
data ankomsttid -7,91
-------------------------------------------------- -------------
slakk (brøt) -3,91
************************************************** ***********

Startpunkt er stigende ved xt_clk imidlertid Endpoint er fallende kanten av xt_aclk.

hvordan den kan forbedres?

gjør det har noen effekt?

 
Klokken xt_aclk (økning kanten) 15,00
output eksterne forsinkelse: -11,00
data ønsket tid: 4.00
--------------------------------------------------
Startpunkt: klokke xt_aclk (fall kant): 7.50
--------------------------------------------------
Det er ingen måte å optimalisere denne veien for å møte timing!

Siden selv null banen forsinkelse, kan dataene ikke kommer på 4,0 ns.
--------------------------------------------------

Sjekk følgende:
1) sanne veien?(høst -> stige, mulig?)
2) output eksterne forsinkelse verdi (virkelig trenger 11 ns)
3) enkelt sykkelveg?
-------------------------------------------------- --

Hvis alt ovenfor er oppfylt, så kanskje du må rør denne delen.
==> Sett en stigende kant Flip-Flop før endepunkt.
Så timingen banen vil bli:
Banen # 1 faller -> stiger
7,5 ns -> data som kreves tid = (15ns - biblioteket oppsett tid)
Har ~ 1 / 2 cycle (7.5ns) bruk.
Banen # 2 stiger -> stiger
0ns -> data som kreves tid = (15ns - 11ns) = 4 ns
Har ~ 4ns bruke.
-------------------------------------------------- --
Virkning:
1 flere syklus ventetid.

 
joe2moon skrev:

Klokken xt_aclk (økning kanten) 15,00

output eksterne forsinkelse: -11,00

data ønsket tid: 4.00

--------------------------------------------------

Startpunkt: klokke xt_aclk (fall kant): 7.50

--------------------------------------------------

Det er ingen måte å optimalisere denne veien for å møte timing!Siden selv null banen forsinkelse, kan dataene ikke kommer på 4,0 ns.

--------------------------------------------------Sjekk følgende:

1) sanne veien?
(høst -> stige, mulig?)

2) output eksterne forsinkelse verdi (virkelig trenger 11 ns)

3) enkelt sykkelveg?

-------------------------------------------------- --Hvis alt ovenfor er oppfylt, så kanskje du må rør denne delen.

==> Sett en stigende kant Flip-Flop før endepunkt.

Så timingen banen vil bli:

Banen # 1 faller -> stiger

7,5 ns -> data som kreves tid = (15ns - biblioteket oppsett tid)

Har ~ 1 / 2 cycle (7.5ns) bruk.

Banen # 2 stiger -> stiger

0ns -> data som kreves tid = (15ns - 11ns) = 4 ns

Har ~ 4ns å bruke.

-------------------------------------------------- --

Virkning:

1 flere syklus ventetid.
 
Du kan si at timingen er oppfylt eller krenket bare fra rapporten:
slakk (brøt) -3,91
==> Timing er "krenkes"!
-------------------------------------------------- ---------------------
Hvis timingen er oppfylt, vil du se rapporten som
slakk (MET) Positive_Slack_Value
-------------------------------------------------- ---------------------

Falske bane eller sanne veien?
Bare du kan forstå det.(fra spec / RTL-kode)
-------------------------------------------------- ---------------------
Syntaks:
set_false_path [-fra start_point] [til end_point]
For flere detaljer, skriver
> Mann set_false_path

 
joe2moon skrev:

Du kan si at timingen er oppfylt eller krenket bare fra rapporten:

slakk (brøt) -3,91

==> Timing er "krenkes"!

-------------------------------------------------- ---------------------

Hvis timingen er oppfylt, vil du se rapporten som

slakk (MET) Positive_Slack_Value

-------------------------------------------------- ---------------------Falske bane eller sanne veien?

Bare du kan forstå det.
(fra spec / RTL-kode)

-------------------------------------------------- ---------------------

Syntaks:

set_false_path [-fra start_point] [til end_point]

For flere detaljer, skriver

> Mann set_false_path
 
Startpunkt er klokken selv (xt_aclk) så det er en del av CTS og i logikken syntese dette bør settes som en falsk sti.

 
efundas skrev:

Startpunkt er klokken selv (xt_aclk) så det er en del av CTS og i logikken syntese dette bør settes som en falsk sti.
 
det er en halv syklus path.pls referere til din produksjon spec, virket det urimelig!

 
Jeg er enig med "efundas" angående første banen.
For andre veien, ser output eksterne forsinkelse for høyt.

 
Hei Crisp
ur konsentrere seg på slakk rapporten hvorfor ikke se @ kildekoden selv kan være noen kan komme opp med gode ideer.
u kan prøve kompilere ultra å få best resultat.
hvis u ha aritmetiske operatører i ur-koden bruk design ware grunnlaget bibliotek og kompilere u få bedre resultater.
hvis u kan legge ur koden over her kanskje noen kan hjelpe.

skål
Srinivas

 
Crisp skrev:

det er en timing rapport ved Synopsys primetime.

************************************************** ***********

Startpunkt: xt_aclk (clock source 'xt_aclk')

Endpoint: ad_a_ad (utgang overklokket av xt_aclk)

Path Group: xt_aclk

Path Type: maxPoint Incr Path

-------------------------------------------------- -------------

Klokken xt_aclk (høst kanten) 7,50 7,50

xt_aclk (i) 0,00 7,50 f

admx / xt_aclk (ad_mux) 0,00 7,50 f

admx/U1/z (mx21d3) 0,41 7,91 r

admx / ad_a_ad (ad_mux) 0,00 7,91 r

ad_a_ad (ut) 0,00 7,91 r

data ankomsttid 7,91Klokken xt_aclk (økning kanten) 15,00 15,00

Klokken nettverk forsinkelse (ideell) 0,00 15,00

output eksterne forsinkelse -11,00 4,00

data som kreves tid 4,00

-------------------------------------------------- -------------

data som kreves tid 4,00

data ankomsttid -7,91

-------------------------------------------------- -------------

slakk (brøt) -3,91

************************************************** ***********
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top