hvordan du skriver en klokke gating kode med Verilog?

[feel_on_on]

når syntese med Design Compiler, hvordan å skrive en klokke gating kode med Verilog. deretter .......... insert_clock_gating kan syntese en SNPS_CLOCK_GATE_HIGH ....

 

[avimit]

du ikke trenger å justere eller endre Verilog kode for å sette Clock porter utforming kompilatoren vil automatisk gjøre det for deg, forutsatt at din design / code gir dc en mulighet til å gjøre det kr, avi http://www.vlsiip.com

 

[jarodz]

Når produksjonen av FF feed back til innspill hans, kan sythesis skifte verktøy setter klokken gating celle på klokken netto til pin av FF. Vennlig hilsen, Jarod

 

[lordsathish]

hi ... kan du forklare meg hva er egentlig klokke gating ... så vidt jeg vet "klokke signal er matet til modulene i design gjennom portene som styrer modulene fungerer" ... og jeg har også hørt at det er generelt ikke tilrådelig å bruke klokke gating ... hvorfor er det så ...?

 

[calm]

er det noen typer av eksempler på dette problemet, kan du finne dem på nettet.

 

[Wenf.Yeh]

her er et papir håp hjelp!

 

[master_picengineer]

Thanks Wenf. Yeh!