hvordan dumpe vars i Verilog fil?

[arsenal]

Jeg vil dumpe signaler i Verilog simulering til en vektor fil som kan brukes i hsim simulering (by. vec <vector file>).
Jeg har prøvd $ dumpvars, men resultatet mønster kan ikke bli gjenkjent av hsim.

kan noen gi meg litt hjelp?
thx en meget

 

[xuanzhu]

Det vil si, du output filformatet er ikke egnet til HSIM forespørsel, anbefaler jeg at du bruker perl å gjøre formatet konvertering.Tross alt, de er både ren tekstfil

 

[nanako]

om jeg ikke er galt, $ dumpvars er dumping for VCD format.

 

[nand_gates]

/ * Her er et eksempel ...
sier følgende er signalet jeg ønsker å sette inn. vec fil
input CLK pd_out [1:0] phdir phwt_0 phwt_14
output phsel_up phsel_dn phwt_up phwt_dn toggle_dir

* /

Code:

modul vec_gen ();

heltall file_ptr;

innledende begynne

file_ptr = $ fopen ( "sim.vec");

$ fdisplay (file_ptr, "signal clk pd_out [1:0] phdir phwt_0 phwt_14");

$ fdisplay (file_ptr, " phsel_up phsel_dn phwt_up phwt_dn toggle_dir");

$ fdisplay (file_ptr, "perioden 10");

$ fdisplay (file_ptr, "Radix 111111 11111");

$ fdisplay (file_ptr, IO iiiiii ooooo ");

$ fmonitor (file_ptr, "\ t% b% b% b% b% b% b% b% b% b% b", CLK, pd_out [1:0], phdir, phwt_0, phwt_14,

phsel_up phsel_dn phwt_up phwt_dn toggle_dir);

slutt

endmodule / / vec_gen

 

[arsenal]

hei nand_gates,
mange takk