Hvordan få 1 / 3 driftssyklus fra en 50% driftssyklus klokke?

A

Alles Gute

Guest
Hvordan få en 1 / 3 driftssyklus klokke fra en 50% driftssyklus klokke?

 
Først tar du 50% plikt signal og forsinkelse det (ved hjelp av bare propagation delay av portene, eller bruke RC krets).Deretter tar det 50% toll signal og den forsinkede signalet og legger dem i en OG-port.Resultatet bør være en puls med en driftssyklus på <50%.Trikset er å plukke de riktige R og C verdier for å gi deg rett til forsinkelsen.Dette avhenger av hva frekvensen av driftssyklus klokke.Du bør gjøre motstanden en potensiometeret slik at du kan finjustere den.

Nå, hva jeg beskriver ovenfor er en svært grov open-loop løsning.Hvor presis fungerer 30% trenger å være?

Med vennlig hilsen,<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$v_C' title="3 $ V_c" alt='3$v_C' align=absmiddle>
 
bruke et CD4059 eller 74HCT4059 så du kan programmere presis inndeling

til eksakte markere plassen som trengs

selv ved hjelp av en mikro på sin jam innganger

Jeg tror over metoden er for Rought

 
Dersom du ønsker å gjennomføre i IC deretter bruke buffer som forsinkelse elementer, der ved dimensjonering du kontrollere forsinkelse.

Prakash.

 
VSMVDD - Jeg er enig med deg.Som jeg sa, er min svært ujevn løsning som jeg har brukt tidligere når jeg ikke har alle delene på en skikkelig design.Det er en "quick and dirty" løsning.

Med vennlig hilsen,
V_c

 
V_c skrev:

Først tar du 50% plikt signal og forsinkelse det (ved hjelp av bare propagation delay av portene, eller bruke RC krets).
Deretter tar det 50% toll signal og den forsinkede signalet og legger dem i en OG-port.
Resultatet bør være en puls med en driftssyklus på <50%.
Trikset er å plukke de riktige R og C verdier for å gi deg rett til forsinkelsen.
Dette avhenger av hva frekvensen av driftssyklus klokke.
Du bør gjøre motstanden en potensiometeret slik at du kan finjustere den.Nå, hva jeg beskriver ovenfor er en svært grov open-loop løsning.
Hvor presis fungerer 30% trenger å være?Med vennlig hilsen,

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$v_C' title="3 $ V_c" alt='3$v_C' align=absmiddle>
 
det er ikke mulig å få 1 / 3 uten Passives eller en slags PLL eller plikt måling.Fordi det ikke er mulig å administrere stige eller falle tid uten behandling av full signal perioden.Selvfølgelig kan du utforme en forsinkelse krets.Det er snakk om ting som fortjener dette arbeidet.

Men du kan få 1 / 3 plikt til to ganger lavere frekvens enn input frequency:
ekstrakt inngangssignal's heve og falle med forsinkelse krets (betyr at du doble frekvensen, er plikten ikke viktig på dette tidspunktet), og leverer doblet frekvens til synkron teller.Deretter kobler du disken's div / 2 og div / 4 utganger til OG.På OG produksjon vil du få nødvendig plikt uten jitter.I dont husker chip ids men det er lett å finne dem.

Counter må være synkrone, ellers er det mulig å få uønskede pigger klokka og produksjon.

 
/ n vil dele inngang frekvens / ratio

av faktorer av n
så det er lett tilgjengelig bare ved hjelp av en / n

en PLL er et / n teller likevel som er en 4059 som også kan brukes som en del av PLL

så høyre og så er jeg
Men passive elementer Arent nødvendig å dele en 50% plikt å få til den nødvendige merke space

og dette produksjon av 4059 vil bli utrolig stabilt og fullt justerbar i 1% eller bedre trinn

så den wont endre frekvens
bare merke til verdensrommetvedlagt de planer jeg fant på nettet for en vann drivstoff basert gass generator

jeg omarbeidet den og brukt den kretsen som Electroplating enhet
det fungerer veldig bra på denne jobben
virkelig

youll se begge metodene er ansatt ved hjelp av en 555 timer for å få både frekvens og PWM-utganger for en dobbel utgang bølgeform
base freq kjører lav @ 100Hz - 10 kHz øvre PWM utgang er programmerbare fullt med en 4059

selv for jobben du trenger

bruker 555 på egen is enought

Du kan laste ned Proteus VSM demo fra det området

www.labcenter.co.uk
eller vil det også åpne i ordrett versjon
fra v6.6 SP3 fremover
Beklager, men du må logge inn for å vise dette vedlegget

 
Alles Gute;
du sa:
Quote:

"Min nøkkel kravet er ikke øke clock jitter for mye."
 
Takk for svaret.For oppgaven min er lav jitter min prioritet, betyr det ikke trenger en svært nøyaktig 1 / 3 driftssyklus, en ca 1 / 3 er nok.Frekvensen kan være variabel.Så jeg tror bruke en som deler-by-3 frekvens skillelinjen er den enkleste måten.(selv, vil det koste mer makt siden 3 ganger høyere frekvens blir brukt.)

 
Bruk en dividere med 3 og du får 1 / 3 DC, fra en frekvens tre ganger så høy.En enkelt FF pakken er nok.
Ta en titt på denne kretsen.
Beklager, men du må logge inn for å vise dette vedlegget

 
direkte få det er vanskelig, fordi få perfekt forsinkelsen er ikke en enkel ting, andre veien kan gjennom PLL eller DLL

 
det kan bidra til å gjøre alt differensial og CML.du vil få en lavere jitter

 
Jeg har fått noen materialer for deg
Beklager, men du må logge inn for å vise dette vedlegget

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top