Hvordan få av vco påvirke jitter av pll?

[xihuwang]

Hi:

I min pll design, vco er gevinsten er liten for belastningen cap er større enn
normal (med H-gate MOS transistorer).
Så, mitt spørsmål er hvor dårlig det lave gevinst på vco vil øke
fase offset mellom produksjon og referanse, og utdataene jitter?

 

[saro_k_82]

I en type 2 PLL, den påvirker ikke statisk fase utlignet litt., Og det reduserer produksjonen jitter.Den statiske fasen utlignet opprettes bare på grunn av banen mismatches i PFD og nåværende og veksling mismatches i CP.Kontroll spenning opplever små hopp hver referanse periode og en lav KVCO er nødvendig for å redusere virkningen av disse referanse spurs ved utgangen.Generelt KVCO bør være så lavt som mulig etter at den oppfyller omgjøringen utvalg kravet.