Hvordan feilsøke syntese feil i Verilog

[karikalan_t79]

bare poste kart timing simulering vil gi deg ideen

 

[echo47]

Det er en veldig bred spørsmål!Et stort spekter av problemer kan oppstå under syntese, og problemene er forskjellige avhengig av hvilken syntese verktøy du bruker, og din personlige opplevelse nivå.

Når du sier er "feil" du snakker om feilmeldinger fra syntese programvare?Eller mener du at syntesen prosessen går greit, men maskinvaren ikke oppfører seg ikke slik du forventet?

Den beste kilden for forståelse syntese problemer er vanligvis produsentens hjemmeside.For eksempel har Xilinx et omfattende Svar database som har hjulpet meg å løse mange av problemene rart at jeg har støtt på ved hjelp av Xilinx FPGA.

 

[victoria_jitesh]

behage alle ettall fortelle meg noen gode nettsteder eller materiale basert på hvordan du kan feilsøke syntese feil i Verilog.
Også fortelle meg hva som er vanligst syntese feil i Verilog og hvordan du kan unngå det.

Takk på forhånd