Hvordan generere testbench for signal prosessen algorithim?

[fangll]

Jeg vil generere masse data som stimulans til å simulere den digitale mottakeren design usued verilog.hvordan å generere moduleringshjul data.Jeg vet matlab kan gjøre det, men datafil pre-generere kan ikke brukes for lenge simulering fordi jeg må lese en stor datafil i testbench rutine.
Noen kan gi meg noen råd?
thx!

 

[juripero]

Bruke enkel kanal modell og skriv verilog koden for det, også skrive en transmitter verilog modellen.

 

[fangll]

takke juripero, takker for hjelpen.Men hvis jeg vil legge til kanalen modellen, som visne, forstyrrelser, hvordan kan jeg takle det.In-build-funksjonen i verilog simulering er for lite.

 

[juripero]

Du har rett, Verilog er ikke så praktisk i form av kanalen modellering og system simulering, som er grunnen Simulink og Systemview er nomally brukt til dette formål.

 

[Bogyman]

Systemview har store kanal modell lib relatert comm sig generatorer.Kan se gang / spektrum / BER viser lett.

 

[Ramesh]

Også se VISSIM / COM programvare

www.vissim.com

 

[steshenko]

I samme sak vi vanligvis tes modellen i C eller Systemview og generere filer eller i beste fall bruke ekte av inngangssignalet.For funksjonell testing kan du skalere sample ratio (redusere) og test i genererte filer