Hvordan gjøre Lec i RTL vs gating-klokke netlist (strøm kompilator)

[hgby2209]

Jeg bruker verplex Lec å gjøre formelle sjekk.
Jeg har gating-klokke gate nivå netlist som syntetisert av DC strøm kompilatoren.
Men det formelle sjekker inn RTL Vs gate netlist har unmatch poeng, og når jeg brukte ikke-gating-klokke netlist, den formelle sjekk ble vedtatt.

Kunne noen kan fortelle meg hvordan du gjør Lec i RTL vs gating-klokke netlist hjelp verplex Lec?

 

[horzonbluz]

Jeg har bruk Verplex å gjøre Lec mange ganger.Jeg tror du kanskje ikke har angitt riktig for netlist ditt.Kontroller innstillingen, tror jeg du kan passere.Clock gating ikke påvirke Lec.

 

[Galant]

Er det reasonal at resultatet er forskjellig mellom de dynamiske gate-nivå simulering og statiske formelle sjekk?I noen grad, tror jeg, burde svaret være ja.

 

[hgby2209]

Jeg hadde funnet ut kommandoen for å løse dette problemet.
Det er "sett flat modell-gated_clock".