G
Goodman
Guest
Hei,
Hvem kan fortelle meg?
Jeg brukte VHDL til koding.
takk for hjelpen!
Hvem kan fortelle meg?
Jeg brukte VHDL til koding.
takk for hjelpen!
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
T
TurboPC
Guest
Fra elektronisk hjelp ...
Den EDA Tool Post-Compilation Kommandoer> Skriv Ut Netlists kommandoen (Processing menyen) er bare tilgjengelig etter at du har satt sammen et prosjekt, og du har angitt en simulering, timing analyse eller bord-nivå simulering EDA verktøyet.Hvis du bruker denne kommandoen etter design kildefilene er endret etter kompilering, den qu (at) rtus II programvare genererer output netlist filer med data fra de siste samling.Kan du generere Verilog Output filer (. Vo), VHDL Output filer (. VHD), og Standard Delay Format Output File (. SDO) for et design.Du kan lage en tegning, og deretter angir ulike EDA verktøy innstillinger og regenerere netlist filene uten rekompileres design.Du kan også bruke denne kommandoen til å generere Stamp modell filer, PartMiner XML-Format-filer (. XML), og IBIS Output filer (. IBS).
...
Den EDA Tool Post-Compilation Kommandoer> Skriv Ut Netlists kommandoen (Processing menyen) er bare tilgjengelig etter at du har satt sammen et prosjekt, og du har angitt en simulering, timing analyse eller bord-nivå simulering EDA verktøyet.Hvis du bruker denne kommandoen etter design kildefilene er endret etter kompilering, den qu (at) rtus II programvare genererer output netlist filer med data fra de siste samling.Kan du generere Verilog Output filer (. Vo), VHDL Output filer (. VHD), og Standard Delay Format Output File (. SDO) for et design.Du kan lage en tegning, og deretter angir ulike EDA verktøy innstillinger og regenerere netlist filene uten rekompileres design.Du kan også bruke denne kommandoen til å generere Stamp modell filer, PartMiner XML-Format-filer (. XML), og IBIS Output filer (. IBS).
...
A
anwayy
Guest
dette er et alternativ i quartusII, "Project - EDA Verktøy seting", velg ModelSim og quartusII vil generere netlist og sdf filer automaticly etter kompilere, enten i Verilog eller VHDL-format (. vo,. SDO,. vho).Og så bør du vite hvordan du gjør simuleringen nå, ikke sant?