Hvordan håndtere låsen setup og hold tid problemer?

[heligb]

I mitt design en låsen er nødvendig, men gjør signalet er generert fra flere inngangssignaler.og dataene signalet er generert fra flere inngangssignaler også.
Det gir oppsett og hold tid problemer.

Hvordan skrive en syntese skript for å håndtere den?
Sist endret av heligb den 29 november 2005 14:37, endret 1 gang totalt

 

[wadaye]

Hei heligb,

STA verktøyet bruker timing låne automatisk ivareta dette.

 

[heligb]

Til DFF, kan jeg lage en klokke, og definerer min og maks bibliotek.Det DFF setup & hold tid problemene kan løses ved DC.Men det er låsen, hvordan de skal håndtere den?
Jeg søker det i synopsys solgt, men ingenting funnet.

 

[tarkyss]

Jeg tror du trenger ikke bekymre deg om det
låsen er ikke det samme med ff
FF bare eksempeldata på posedge (eller negedge) av klokke
men for låsen, når dataene og sette i stand er stabile, data kan bli låst correcttly
hvis jeg er feil, kan korrigere meg, det gjorde jeg ikke design slike kretser

 

[heligb]

Nei, låsen har også en lauch kant.Hvis en sperren er mulig signal er høy aktiv, negative kanten er det lauch kanten.

Oppsett tid: dataene må være stabil tid før kanten
Hold gang: dataene må være stabil tid etter kanten

 

[Anjali]

på maks, skal vi prøve å unngå bruken av låsene.De fører til mer problemer i backend scenen.

PT kan løse dette ved hjelp av gangen låneopptak.

 

[Iouri]

Du må sette deg aktivere signalet gjennom registeret og du data signal i tillegg
noe som dette

prosess (CLK)
begynner
if (CLK '1 = 'og clk'event)
latch_en <= a og b eller c;
data_in <= d eller e eller f;
end if;
end prosessen;

prosess (CLK)
begynner
if (CLK = '1 'og clk'event) deretter
hvis latch_en = '1 'dem
data_out <= data_in;
end if;
end if;
end prosessen;