hvordan man skal tolke hardware generert fra VHDL kode

[s3034585]

hei kan noen fortelle meg hvordan du skal tolke hardware generert fra en VHDL kode. hvilken forskjell gjør det når du gjør endringer liker å bruke signaler i stedet for variabler eller endre følsomhet listen. Hvor kan jeg finne lesestoff på dette. Thanks

 

[eltonjohn]

HI 303 ... HUmmm. som ser ut som mitt område koden! Lytt .. det ser ut som du er en newbie .. i VHDL,, Det er ok .. ypu trenger en god bok. Også jeg vet en god måte som jeg alltid råd til newbies .. Bruk Xilinx ISE er det en skjematisk utgang blokk produksjon. Når du skriver VHDL, .. kompilere og deretter se blokkdiagram produsert .. det vil vise alle de flip flops, registre og andre logiske primitiver .. Det er veldig hyggelig,. Forandre dette her og der og se rett bort blokkdiagram synthetized ved ISE .. Få ISE fra XILINX nettsted .. det er bare 5 dollar for å bestille den!

 

[jelydonut]

En god bok om det emnet er A VHDL Synthesis Primer. Den dekker prosesser, etc, og hvordan de direkte konverterer inn til gate nivå schematics .. Jeg leste en Verilog Synthesis Primer og det var bra! jelydonut

 

[geconom]

Du kan også prøve å søke på internett (dvs google) for Universitetet foredrag om "synthesizable VHDL konstruerer". Der vil du se differencies mellom signaler og variabler og mange andre ting. En post-syntese skjematisk kan være svært nyttig som nevnt ovenfor.

 

[AlexWan]

[Quote = jelydonut] En god bok om det emnet er A VHDL Synthesis Primer. [/Quote] hei, Kan jelydonut du fortelle oss hvor vi kan finne pdf visjon av boken? Jeg håper at jeg kan lese det for å forbedre min syntese kunnskap. Takk

 

[gerade]

ta en titt på MCU http://www.mcu.cz/atm/index.php?&direction=0&order=&directory=eBookOld hilsen

 

[delay]

I utgangspunktet må du få tak i dokumenter som Design for Synthesis. Trenger også å eksperimentere med koding stiler å se hvordan RTL skjematisk endres med endringen i koden.