hvordan man skal utforme et synthesizable minne i Verilog

[samuel_raja_77]

1.The design rquires initialisere et minne om dybde 5k med differnent verdsatt for hvert sted
2.behov for å lese data fra minnet og beregne verdien basert på input variablene
3.need å skrive de beregnede verdien i et annet minne
4.is det godt å ha hele prosessen i én modul

 

[omara007]

u kan ikke design minne ..u kan bare modellen den ..

 

[eixeix]

Du kan bruke flip-flop array å bygge minne.Men området er kostbart.

 

[Yun Lin]

Du må design minne ved krets nivå, ikke Verilog
.Verilog kun kan brukes i modellen desicraption.

 

[bravobravo]

Ja ..du kan bruke D-flip-flop å bygge et register fil ..
Men du bør lytte til hva Mr. Lin sa ..

 

[Thinkie]

En generell tommelfingerregel som er gyldig for de fleste prosessene er at opptil 1K bit elementer bruke registre, ellers bruke en ekte SRAM basert minne.

5K at du nevner er for mye, og selv om det kan se ok selv etter syntese
det vil føre til mye routing lunger problemer spesielt hvis du setter skanne kjettinger

 

[wkong_zhu]

I FPGA noen verktøy støtte minne syntese.
I ASIC, må bruke IP.

 

[deva_eda]

Jeg antar du prøver å kontrollere ur dut som er possbily data processing unit.Der u lyst til å lese data, bearbeide det og skrive tilbake til minnet.

Hvis dette stemmer, så u kan bruke atferdsmessige minne modeller, der ur kan laste dem ned fra Internett, eller du kan også bruke tekstbaserte test benk der u lese dataene i en linje fra tekstfil og også skrive tilbake data til tekstfil.

 

[samuel_raja_77]

så i sanntid hvor minnene er utformet kan noen hjelpe meg i modellering minnet ved å gi noen linker ... eller noen suggesstion