Hvordan modellere kT / C støy med VerilogA

[fatcat1205]

Hei, alle sammen.

Jeg simulere en delta-sigma ADC med Verilog-modell.Jeg prøver å legge til kT / C støy inn i transient analyse.Does noen vite hvor å sette opp en kT / C støy verilogA modell som støtter transient analyse.

Thanks very much.

 

[fatcat1205]

Hei, alle sammen.Jeg har funnet en metode for å generere den hvite støyen i Verilog-A.Hvis jeg lar tetthet av at hvit støy lik til KT / C, kan det være en måte å representere KT / C støy, er det ok?

Når får 1p F kondensator, det betyr kvadratroten av støy med en slik kode er 6.079e-5V.Det er tett helt til den teoretiske verdien 6.43e-5V
Beklager, men du må logge inn for å vise dette vedlegget

 

[turtleden]

takk for deling.

 

[fatcat1205]

nylig, fikk jeg noen bokstaver å spørre meg hvordan jeg skal determin antallet genererte prøver.Egentlig, bestemmes i tallene ved å sette simuleringen trinnene.for eksempel hvis jeg setter den transiente analysen tid som 1ms, og simulering trinn som 1US vil 1ms/1us = 1000 prøvene generert.Dette er fordi at i hvert simulering trinn besøk av simulatoren støyen modulen, og gjøre det genererer et tilfeldig tall.Så antall prøver bestemmes av simuleringen trinnene.

Jeg håper dette vil være nyttig.

PS et stort antall er nødvendig å lage støy prøven følger distribtion.