hvordan "modulo" vært syntetisert i maskinvare?

[eexuke]

Kjære alle,
Hvis jeg beskrive modulo-operasjonen i Verilog, for eksempel "a <= b% c", hvordan kan syntesen verktøyet hjelpe meg til å snu dette til maskinvare?Jeg tror det er ganske vanskelig for gjennomføring dersom c er ikke lik kraften av 2 ......

Mange takk på forhånd!

 

[echo47]

De fleste syntese verktøy vil klage akkurat som du forutsa, med en feilmelding som sier "andre Operand må være en strøm av to".
Neste steg er å lese leverandørens biblioteker manualen for å se om de gir en optimalisert divisjon modul.

 

[tony_taoyh]

Jeg tror du kan bruke divisjon til å bygge modulo ...

Dersom du ønsker å få en <= b% c,

Du kan bruke:

d: = b / c
a <= a - d * C

Du kan prøve om det kan fungere.

Vær oppmerksom jeg aldri den gjøre av meg selv.

Bare foreslå.

Med vennlig hilsen,
Tony Tao

 

[semiconductorman]

Tony Tao,
UR løsning ber for 1 heltall divider, 1 multiplikator og deretter en subtraksjon operasjon gjøres i en klokke...Det vil være extermely vanskelig å møte timing med slike arrangement.Den soultion er av litt manipulering hjelp Barel Shifters men for at Operand må være kraft 2!...dette er mer livskraftig fra tidspunktet nedleggelse synspunkt.UR kommentarer ...

 

[dddain_bramage]

Quote:

Hvis jeg beskrive modulo-operasjonen i Verilog, for eksempel "a <= b% c", hvordan kan syntesen verktøyet hjelpe meg til å snu dette til maskinvare?