Hvordan redusere klokkefrekvens på Spartan 2e FPGA?

[usman]

Assalam o alaikum til alt! Jeg møtte en enkel problem mens du arbeider på FPGA >>> jeg bruker spartan2e FPGA & D2SB bord, som u kunne kjenne klokkehastighet på dette FPGA er 50MHz. Jeg ønsket å kjøre en enkel sekvensiell komponent (JK FFP) på den, fungerer alle kombinasjoner av J & K input av JK Flip Flop fint, men når både inndata blir en da produksjonen ikke er gyldig årsak til høyt turtall jeg ser ikke togling .. ...... Så hva bør gjøres for å se en klar togling på produksjonen. med andre ord hvordan du kan redusere klokkehastighet og bruke design mitt .... hilsen Muhammad Usman

 

[Sathish]

du kan godt skrive en modul som teller klokken positive kanten og produsere din egen klokke signal.

 

[echo47]

Usman, jeg forstår ikke "output er ikke gyldig". Floppen skal gi ut en 25 MHz firkantbølge godt synlig på nesten alle oscilloskop. Hva ser du i stedet?

 

[Renjith]

Hei, håper ur prøver å se på produksjonen av Flipflops på lysdioder. ur øyne kan ikke arbeide så fort. prøve å c at i et omfang eller prøve å redusere hastigheten på Ur Clk, slik at u kan se veksling på lysene selv. Bruk en 26 bit teller og gi det MSB litt å klokke Ur J & K. Den u bør kunne se lysene veksling på 1sek.

 

[usman]

Kjære ekko! Jeg mener fra min uttalelse "output er ikke gyldig", er at jeg ikke kan se min utgang veksling, snarere effekten er svak på .... så jeg bruker LED for utgang. Jeg vet at frekvensen er mye høyere så jeg ikke kan se klart,,, men jeg vil vite hvordan du kan redusere hastigheten på blunket slik at jeg ser utgangen (LED) togling svært klart,,,,, jeg veksling utgangen på positive utkanten av klokke i min kode for FFP. Vennlig hilsen, Muhammad Usman

 

[echo47]

Ok, ville en LED ved 25 MHz være et problem. Her er en liten Verilog modul som deler 50 MHz klokke med 2 ^ 24 for å generere en 3 Hz enable signal, og deretter bruker den til å veksle en flopp. Dette er helt synkron.

 modul topp (clk, ut); `definere CBITS 24 / / 50 MHz delt på 2 ^ 24 gir ca 3 Hz inngang clk, reg [` CBITS-1: 0] cnt = 0; / / teller reg treg = 0; / / langsomme pulser utgang reg ut = 0; alltid @ (posedge clk) begynne cnt