Hvordan sikre at timingen er bra i Xilinx FPGA moduel design

[EDA_hg81]

Hvordan sikre at timingen er bra i Xilinx FPGA moduel design?

Takk.

 

[Iouri]

sørg for at du begrense hver pin på design (inkludert ASYNC og tilbakestilles)
sørg for at du identifiserer hver falske banen i yor design,
sørg for at du krysser klokke domenet riktig
sørge lese timing rapporten
do innlegg simulering

 

[EDA_hg81]

Quote:

sørg for at du krysser klokke domenet riktig

 

[Iouri]

bruke dual klokke fifos,
bruke to serier flip-flopper, når signalet fra CD går til en annen

 

[EDA_hg81]

Takk.

Ville du latt meg vite noe referansemateriale for de ideer?

Quote:

bruke to serier flip-flops

 

[Iouri]

yepLagt etter 50 sekunder:Opps beklager referansemateriale det kommer fra erfaring PM meg og vi vil diskutere

 

[EDA_hg81]

Hvis jeg får noen spørsmål, skal jeg bry deg mer.

Så mye takk for hjelpen.