Hvordan simulere netlist med gated klokke?

[davyzhu]

Hei alle,

Når jeg simulerer netlist (Verilog stil) med gated klokke, fant jeg ut at produksjonen er svært forskjellig med det jeg ser på RTL-nivå (med mye rød "xxxx").

Så jeg legger tfile i NCSim å forbudt forsinkelsen og timing sjekk i globale omfang (fordi designen ikke har minne som RAM / FIFO).

Den netlist bølgeform synes å være bedre, men det er også noen trivielle forskjeller mellom HTV og netlist bølgeformer (f.eks noen signal har en klokke forhånd og noen signal har en klokke forsinkelse).Jeg antar gated klokke er ikke problemet like original klokke og innføre rase.

Men hvordan skal de forstå gated klokken simulering oppførsel?Eventuelle kommentarer / referanse vil bli verdsatt!
Takk!

Med vennlig hilsen,
Davy

 

[zhangpengyu]

ved hjelp av "<=" i gated klokke kanskje hjelpe

 

[Peter Chang]

Jeg tror problemet du så kan være forårsaket av initialisering.
Pass på at du setter initialisering verdier for alle signaler i RTL Leval.
Ellers etter syntese i gate-nivå simualtion, timing
Forskjellen ville forårsake uventede verdier eller ukjente verdier.

 

[Shurik]

Hei Davy!
Du kan syntetisere din oppførsel Verilog whith alternativet ikke endrer clk.

 

[satya_422]

Hei
U gjort dette etter syntese,
Grunn 1: U kan ikke initialisert at gated klokken aktiverer signal eller
2.There kan voilation (setup / hold) ..

- satya

 

[maxnil]

Den mest sannsynlige grunnen til at du får 'rart' resultat da simulere en gate-netlist med gated klokker er at de ulike gated klokker er tildelt på ulike delta-tid, og dermed resulterer i at kanten utløste registrene ikke er vurdert / tildelt på nøyaktig samme delta syklus.

En smal ett enkelt eksempel på problemer med gate klokker i simuleringene (når du ikke bruker noen timing) er vist her:
Code:tildele gclk = clk & aktiverer;alltid @ (posedge clk) begin

b <= a;

sluttalltid @ (posedge gclk) begin

c <= b;

slutt

 

[davyzhu]

Thanks a lot!

Jeg bruker DC å generere gated klokke.
Jeg hørte låsen er kun brukt i gated klokken i ASIC design.Er det sant?

Jeg tror det må være gated klokken forårsake problemet.Jeg ser waveform.
Og jeg fant om data og klokke endrer samtidig dvs. ved
Delta samme tid (jeg forbudt timing forsinkelse på globalt omfang), klokke
endringen er å følge dataene endres.

Som vi alle vet data endres må følge klokken endringen.Så jeg tror
det må være gated klokken føre til at noen logisk sekvens kaos i
simulator.

Med vennlig hilsen,
Davy

 

[spauls]

Prøv clock gating i POWER COMPILER og sikre timing gjør.

eller sjekk clock_gating_check i PT.

 

[Shurik]

davyzhu skrev:

Thanks a lot!Jeg bruker DC å generere gated klokke.

Jeg hørte låsen er kun brukt i gated klokken i ASIC design.
Er det sant?Jeg tror det må være gated klokken forårsake problemet.
Jeg ser waveform.

Og jeg fant om data og klokke endrer samtidig dvs. ved

Delta samme tid (jeg forbudt timing forsinkelse på globalt omfang), klokke

endringen er å følge dataene endres.Som vi alle vet data endres må følge klokken endringen.
Så jeg tror

det må være gated klokken føre til at noen logisk sekvens kaos i

simulator.Med vennlig hilsen,

Davy

 

[davyzhu]

Hei Shurik,

Kan du fortelle meg hva verktøyet bruker du?Takk!

Med vennlig hilsen,
Davy

 

[Shurik]

davyzhu skrev:

Hei Shurik,Kan du fortelle meg hva verktøyet bruker du?
Takk!Med vennlig hilsen,

Davy

 

[research235]

hello davyzhu

kanne u behage fortelle hvordan du genererer SDF fil på forhånd layout nivå ..Jeg leste i ur melding ur simulere gate nivået netto liste med SDF,, jeg er ikke sikker på hvordan å generere denne filen på synsthesis nivå ..
kunne u behage fortelle meg kommandoen brukes for DC
Suresh

 

[sumit_techkgp]

U har en initialization problem i ur netlist