Hvordan skrive ut nummerert signal til filen i VHDL testbench?

[design_engineer]

Hallo,

Jeg har et signal definert som en nummerert type design mitt.

type stat er inaktiv (starte, løpe, end);
signal t_state er array (3 downto 0) av staten;

Hvordan skriver jeg ut verdien av dette signalet til en fil under simulering min?

Når jeg

skrive (line_out, t_state) eller skrive (line_out, t_state (0))

Jeg får argument type mismatch feil under kompilering.

Please help.

 

[shawndaking]

Du kan tilordne verdier til alt:

for eksempel:

dbg_p: process (clk)
begynne
hvis rising_edge (clk) then
new_arb_sm_dff <= new_arb_sm;
case new_arb_sm_dff er
når ledig => pkt_arb_state_dbg <= "000";
når NPI_REQ => pkt_arb_state_dbg <= "001";
når GNT_ASI_0 => pkt_arb_state_dbg <= "010";
når GNT_ASI_1 => pkt_arb_state_dbg <= "011";
når GNT_IP => pkt_arb_state_dbg <= "100";
end case;
end if;
end prosessen dbg_p;