Hvordan unngå clk buffer

[efundas]

Jeg synthezing min design for Xilinx enheten.Jeg finner ut at en av mine inngangssignal som ikke er en klokke som gjennom global clk buffer.Hvordan kan jeg tvinge syntese verktøyet til å ikke bruke clk buffer for dette.

 

[cfft]

Hvis du bruker synplifypro, finner du den fra Hjelp-menyen.
Jeg glemmer det now.It kan legge til attributtet, syn_no_clkbuf ', til skriving clk.
Du kan prøve det eller finne fra Hjelp-menyen ved å finne syn_no_clkbuf.
Lykke til!

 

[zape]

Hvis du ønsker å unngå bruk av en global clock buffer, kan du "forby" dem ved hjelp av en begrensning i ". Ucf".Sjekk med Xilinx dokumentasjon men det er sthg som: CONFIG forbyr = GCLKBUF0;

 

[efundas]

Men at begrensningen vil deaktivere bruk av BUFG0.
Mitt problem er at for en bestemt Jeg ønsker ikke å bruke klokke ruting.Hvis jeg deaktivere bruken av BUFG0, vil det ta noen andre buffer.

 

[zape]

Så hvis det du trenger er at BUFG0 skal brukes til en spesiell linje av yout design må du instantiate den bufg i design.

 

[samuel_john]

hei

Den maaping av ikke-klokke signal inn bufg oppstår avhengig av belastningen på signal.Hvis belastningen på signalet er høyt eller hvis bufg er gratis deretter uønsket signal kan få kartlagt i bufg,

enten u bør resctrict bruken av bufg ved å gå til syntese Xilinx bestemte option.u kan velge antall bufg skal brukes i ur og instiated at bufg med de respektive klokke signal, slik at den høye fanout signal vil ikke kart i bufg. ..

men jeg vil kjent hvorfor u ikke vil bruke bufg, slik at jeg kan gi u mer hjelp om nødvendig ..